verilog hdl高级数字设计（二）

verilog hdl高级数字设计（一）博文讲述了基于HDL的ASIC设计流程，那对于IC的工艺选择也是设计者的考虑因素。

现对IC的工艺选择进行介绍：

下图为IC实现的不同工艺，同时给出了从可编程逻辑器件(PLD)到全定制IC制造工艺的、可用来构建数字电路的硅物理实现的各种可选方案。固定架构的可编程逻辑器件适用于低端市场(即低规模且低性能需求)。这些产品相对来说价格低廉，面向小规模设计。

 ASIC设计实现的物理方式有：
(1)高性能电路的全定制版图；
(2)标准单元结构；
(3)门阵列(现场可编程或掩膜可编程)；
究竟采用哪一种实现方式，取决于ASIC的市场预期是否能收回其设计成本并达到厂商所需要的利润。用全定制IC具有高的性价比，但它需要有足够大的产量或者有足够多的用户群，还要有充足的开发时间和投资以便确保生产出面积最小和速度最高的全定制设计产品。

FPCA具有固定及电可编程的结构，适合用于规模适中的设计实现。

设计者可以用支持这种工艺实现方式的工具，用较短的时间编写并综合一个 Verilog 描述，并在原型机上生成可以运行的物理电路。因此，该设计修改的成本非常低。

由于FPGA的器件封装和管脚排列都是已知的，因此电路板的版图和电路的研发可以同时进行。在少量的产品原型设计阶段，可采用掩膜可编程和基于标准单元的设计方式实现。

掩膜可编程门阵列工艺中，晶片上集成的晶体管阵列可以根据需求互连得到逻辑门电路，并实现所期望的功能。晶片上的器件是预先制造好的，用户可以根据需求自行连接金属互连线。晶片上只有金属掩膜是开放的，因此可大大减少完成掩膜工艺所需的时间和成本。其他的NRE工程费用( Non-Recurring Engineering, 一次性工程费用或非经常性工程成本)可以分摊给硅制造厂家的所有客户。

标准单元工艺技术预先设计并特征化了掩膜层的各个逻辑门，且封装在公用库中。利用布局布线工具把这些单元排放在晶片的相应通道位置，再进行互联，然后整合这些掩膜，这样就可以制造出有特定应用功能的集成电路。该用户的掩膜集是特定于其实现的逻辑功能的，对于大型电路来说，该项费用将超过50万美元。但是与该设计有关的NRE工程费用和单元库设计费被分摊到所有的客户群。对那些有大量应用的同等规模的集成电路，标准单元制造工艺的单位成本比PLD和FPGA的单位成本还要低。

注：集成电路行业中所说的“掩膜”是光掩膜

在半导体制造的整个流程中，其中一部分就是从版图到晶圆（wafer）制造中间的一个过程，即光掩膜或称光罩(mask)制造。这一部分是流程衔接的关键部分，是流程中造价最高的一部分，也是限制最小线宽的瓶颈之一。
光掩膜除了应用于芯片制造外，还广泛的应用与像LCD，PCB等方面。

常见的光掩膜的种类有四种，铬版(chrome)、干版，凸版、液体凸版。主要分两个组成部分，基板和不透光材料。基板通常是高纯度，低反射率，低热膨胀系数的石英玻璃。

铬版的不透光层是通过溅射的方法镀在玻璃下方厚约0.1um的铬层。铬的硬度比玻璃略小，虽不易受损但有可能被玻璃所伤害。应用于芯片制造的光掩膜为高敏感度的铬版。

干版涂附的乳胶，硬度小且易吸附灰尘，不过干版还有包膜和超微颗粒干版，其中后者可以应用于芯片制造。(顺便提一下，通常讲的菲林即film，底片或胶片的意思，感光为微小晶体颗粒)。

在刻画时，采用步进机刻画(stepper)，其中有电子束和激光之分，激光束直接在涂有铬层的4-9“ 玻璃板上刻画，边缘起点5mm，与电子束相比，其弧形更逼真，线宽与间距更小。

光掩膜有掩膜原版(reticle mask，也有称为中间掩膜，reticle作为单位译为光栅)，用步进机重复将比例缩小到master maks上，应用到实际曝光中的为工作掩膜(working mask)，工作掩膜由master mask复制过来。