FPGA学习
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这个作者很懒,什么都没留下…
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竞争与冒险
在消除竞争与冒险的办法中,增加滤波电容和逻辑冗余都不是在代码层面考虑的问题。利用触发器在时钟同步电路下对异步信号进行打拍延时常在Verilog中使用。原创 2024-02-15 14:26:32 · 420 阅读 · 0 评论 -
Verilog状态机
在使用过程中我们常说的是有限状态机(Finite-State Machine,FSM),简称为状态机,表示在有限个状态以及这些状态之间的转移和动作等行为的数学模型。下面介绍一个简单的状态机设计实例:一个学生,一周七天周一到周五需要上学,单周周六巩固复习这一周的知识,周日出去玩;在verilog中常使用的状态机可以分为两类,分别是Moore(摩尔)状态机和Mealy(米利)状态机。对状态机的理解需要大量的实际操作,孰能生巧,在我学习的过程中老师曾要求我们用状态机写万年历,对于感兴趣的同学来说也可以进行尝试。原创 2024-02-11 22:28:53 · 810 阅读 · 0 评论 -
verilog中函数和任务的对比
在verilog中,函数和任务均用来描述共同的代码段,并且在模式内任意位置被调用,提高代码效率,让代码更加的直观,提高代码可读性。但是在实际使用的过程中,函数和任务也存在诸多的不同,下面将对而这进行对比,方便学习理解。原创 2024-02-11 18:45:08 · 180 阅读 · 0 评论 -
数字电路常见逻辑符号
有两路输入信号一路输出信号,当两路输入信号电平相同时输出为低电平,两路输入信号电平不同时输出为高电平,逻辑符号为。有两路输入信号一路输出信号,当两路输入信号电平相同时输出为高电平,两路输入信号电平不同时输出为低电平,逻辑符号为。有两路输入信号一路输出信号,当有一个输入信号为高电平时输出信号为高电平,否则为低电平,逻辑符号为。有一路输入信号一路输出信号,当输入为高电平时输出为低电平,输入为低电平时输出为高电平,逻辑符号为。有两路输入信号一路输出信号,当且仅当两路输入信号均为高电平时输出为低电平,逻辑为。原创 2023-10-11 21:49:15 · 3803 阅读 · 2 评论 -
Vivado调用Modelsim仿真
Modelsim是十分常用的外部仿真工具,在Vivado中也可以调用Modelsim进行仿真,下面将介绍如何对vivado进行配置并调用Modelsim进行仿真,在进行仿真之前需要提前安装Modelsim软件。下方的Simulator executable path 选择ModelSim安装路径下的win64文件夹,之后点击Compile即可进行编译完成仿真库配置。点击Run Simulation可以得到下图所示Modelsim仿真运行图,便可以在Modelsim中进行调整观察。原创 2023-09-21 10:16:23 · 1048 阅读 · 0 评论 -
verilog的逻辑运算符
之前曾经整理过verilog的各类运算符的表达方式,但是在学习的过程中并未深入研究关于逻辑运算符的相关知识,导致在实际使用过程中错误频出,下面是我从网络上整理的相关verilog的逻辑运算符的相关知识,希望对各位有所帮助。原创 2023-09-21 10:11:40 · 262 阅读 · 0 评论 -
vivado仿真流程
上方红框为仿真软件,我们选择Vivado Simulator也即vivado自带的仿真软件;点击Run Simulation 之后点击第一个Run Behavioral Simulation 进行功能仿真。vivado开发软件自带了仿真工具,下面将介绍vivado的仿真流程,方便初学者进行仿真实验。一般将其命名为文件名_tb,其中tb为testbench的缩写,一般为仿真测试文件,再点击OK。本次我们在建立的工程基础上进行仿真文件的添加和仿真演示。在上述部分完成仿真代码的编写之后点击保存按钮。原创 2023-07-17 22:07:05 · 4050 阅读 · 0 评论 -
FPGA设计流程
FPGA的设计流程主要包括HDL代码编写、RTL综合、布局布线、静态时序分析、生成下载文件。下面将逐一介绍各部分。下面是FPGA设计的流程图。原创 2023-07-04 12:11:32 · 302 阅读 · 0 评论