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RSS订阅原创 竞争与冒险
在消除竞争与冒险的办法中，增加滤波电容和逻辑冗余都不是在代码层面考虑的问题。利用触发器在时钟同步电路下对异步信号进行打拍延时常在Verilog中使用。
2024-02-15 14:26:32
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原创 Verilog状态机
在使用过程中我们常说的是有限状态机（Finite-State Machine，FSM），简称为状态机，表示在有限个状态以及这些状态之间的转移和动作等行为的数学模型。下面介绍一个简单的状态机设计实例：一个学生，一周七天周一到周五需要上学，单周周六巩固复习这一周的知识，周日出去玩；在verilog中常使用的状态机可以分为两类，分别是Moore（摩尔）状态机和Mealy（米利）状态机。对状态机的理解需要大量的实际操作，孰能生巧，在我学习的过程中老师曾要求我们用状态机写万年历，对于感兴趣的同学来说也可以进行尝试。
2024-02-11 22:28:53
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原创 verilog中函数和任务的对比
在verilog中，函数和任务均用来描述共同的代码段，并且在模式内任意位置被调用，提高代码效率，让代码更加的直观，提高代码可读性。但是在实际使用的过程中，函数和任务也存在诸多的不同，下面将对而这进行对比，方便学习理解。
2024-02-11 18:45:08
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原创 linux常用命令
和-a 一样，但是不列出“ .” (当前目录)和“ ..” (父目录)显示文件的详细信息，比如文件的形态、权限、所有者、大小等信息。该命令也可以进行网络端口的配置，有需要的小伙伴可以自行查阅。显示所有的文件以及子目录，包括以“ .”开头的隐藏文件。用于显示当前工作目录的绝对路径，无需参数。递归列出所有文件，包括子目录中的文件。列出当前用户可执行与不可执行的命令。清除终端上所有内容，只保留一行提示符。切换用户执行身份命令。改变询问密码的提示符。在文件中搜索指定字符串。网络配置工具，更强大。
2024-02-03 20:52:48
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原创 常用的MQTT服务器
以下是一些提供免费MQTT服务的常见平台。免费服务可能有一些限制，如消息数量、频率或其他性能方面的限制。在使用之前，请仔细阅读相关服务提供商的使用条款和条件。希望对有需要的小伙伴有所帮助。Eclipse Mosquitto Broker:网址: test.mosquitto.org说明: Eclipse Mosquitto提供了一个测试用的MQTT服务器，供开发和测试使用。HiveMQ Public MQTT Broker:网址: broker.hivemq.com说明: HiveM
2024-02-03 19:05:16
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原创 数字电路常见逻辑符号
有两路输入信号一路输出信号，当两路输入信号电平相同时输出为低电平，两路输入信号电平不同时输出为高电平，逻辑符号为。有两路输入信号一路输出信号，当两路输入信号电平相同时输出为高电平，两路输入信号电平不同时输出为低电平，逻辑符号为。有两路输入信号一路输出信号，当有一个输入信号为高电平时输出信号为高电平，否则为低电平，逻辑符号为。有一路输入信号一路输出信号，当输入为高电平时输出为低电平，输入为低电平时输出为高电平，逻辑符号为。有两路输入信号一路输出信号，当且仅当两路输入信号均为高电平时输出为低电平，逻辑为。
2023-10-11 21:49:15
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原创 verilog的逻辑运算符
之前曾经整理过verilog的各类运算符的表达方式，但是在学习的过程中并未深入研究关于逻辑运算符的相关知识，导致在实际使用过程中错误频出，下面是我从网络上整理的相关verilog的逻辑运算符的相关知识，希望对各位有所帮助。在N = A xx B的逻辑运算中，A、B、N都只存在两个值：true or false，二者在机器中表示1和0；其中的&、|、^、 ^~ 均为双目运算符，~为单目运算符；需要注意的是位运算符与逻辑运算符一样，两个运算数可以是不同长度，在运算的过程中右对齐，且缺少的位数将用0补齐。
2023-09-21 10:25:27
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原创 阻塞赋值与非阻塞赋值
一般情况下，在时序逻辑电路中使用非阻塞赋值，可以避免仿真时出现竞争冒险现象；在组合逻辑中使用阻塞赋值，执行赋值语句之后立即改变；在assign语句中必须使用阻塞赋值。阻塞赋值为执行完一条赋值语句之后再执行下一条，可以理解为顺序执行，而且赋值是立即执行；语言中的两种不同的赋值方式，下面将对两种赋值方式进行比较。方便进行理解和使用。可以理解为并行执行，不考虑顺序，在always块语句执行完成之后才进行赋值。
2023-09-21 10:24:09
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原创 verilog的数据类型
wire类型变量，也叫网络类型变量，用于结构实体之间的物理连接，如门与门之间，不能储存值，用连续赋值语句assign赋值，定义为wire[n-1 : 0] x;可以用标识符定义常量，运用时只使用标识符即可，提高可读性及维护性，如可以定义parameter width = 8;：整数可以用二进制数b或B，八进制o或O，十进制d或D，十六进制h或H表示，例如：8‘b10101010表示8位位宽的二进制数；x代表不定值，z代表高阻值，例如，5’b0x111，第四位不定值，3‘bz00表示最高位为高阻值；
2023-09-21 10:22:52
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原创 Verilog设计寄存器
现代逻辑设计中，时序逻辑设计是核心，而寄存器又是时序逻辑的基础，下面将介绍几种常见的寄存器的Verilog设计代码供初学者进行学习理解。
2023-09-21 10:21:02
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原创 Vivado调用Modelsim仿真
Modelsim是十分常用的外部仿真工具，在Vivado中也可以调用Modelsim进行仿真，下面将介绍如何对vivado进行配置并调用Modelsim进行仿真，在进行仿真之前需要提前安装Modelsim软件。下方的Simulator executable path 选择ModelSim安装路径下的win64文件夹，之后点击Compile即可进行编译完成仿真库配置。点击Run Simulation可以得到下图所示Modelsim仿真运行图，便可以在Modelsim中进行调整观察。
2023-09-21 10:16:23
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原创 verilog的逻辑运算符
之前曾经整理过verilog的各类运算符的表达方式，但是在学习的过程中并未深入研究关于逻辑运算符的相关知识，导致在实际使用过程中错误频出，下面是我从网络上整理的相关verilog的逻辑运算符的相关知识，希望对各位有所帮助。
2023-09-21 10:11:40
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原创 verilog可综合的语法子集
/图 作为input或inout的信号端口只能是wire型，而作为output的信号端口则可以是wire或reg。对于本地module而言，这些信号可以归为三类，即输入(input)信号、输出（output）信号和双向(inout)信号。task类似于C的子函数，可以有input、output和inout端口作为输入口参数，可以用来实现单时序控制，无返回值，不可用于表达式之中。可综合的语法是指硬件能够实现的一些语法，这些语法能够被EDA工具支持，能够通过编译最终生成用于烧录到FPGA器件中的配置数据流。
2023-07-23 12:26:35
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原创 FPGA核心电路
不同的FPGA器件、不同的应用方式会对电压、电流有不同的需求。简单归纳可以将FPGA器件的电压需求分为三类：核心电压、I/O电压和辅助电压。核心电压是FPGA内部各种逻辑电路正常工作运行所需要的基本电压，该电压用于保证FPGA器件本身的工作。通常选定某一款FPGA器件则其核心电压一般也是固定值，芯片手册可查；I/O电压即FPGA的I/O引脚工作所需的参考电压。
2023-07-19 22:39:05
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原创 vivado仿真流程
上方红框为仿真软件，我们选择Vivado Simulator也即vivado自带的仿真软件；点击Run Simulation 之后点击第一个Run Behavioral Simulation 进行功能仿真。vivado开发软件自带了仿真工具，下面将介绍vivado的仿真流程，方便初学者进行仿真实验。一般将其命名为文件名_tb，其中tb为testbench的缩写，一般为仿真测试文件，再点击OK。本次我们在建立的工程基础上进行仿真文件的添加和仿真演示。在上述部分完成仿真代码的编写之后点击保存按钮。
2023-07-17 22:07:05
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原创 FPGA设计流程
FPGA的设计流程主要包括HDL代码编写、RTL综合、布局布线、静态时序分析、生成下载文件。下面将逐一介绍各部分。下面是FPGA设计的流程图。
2023-07-04 12:11:32
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