【FPGA】FPGA基础知识

最新推荐文章于 2024-08-23 10:08:25 发布

菜虚鲲001

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文章标签： fpga开发

本文链接：https://blog.csdn.net/weixin_46075647/article/details/125040222

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1.下列哪个阶段仿真能仿真出芯片的延时情况（ C ）
A.前仿真
B.功能仿真
C.时序仿真
D.以上都不是

2.在verilog HDL的assign语句建模方法一般称为（ B ）方法
A.并行赋值
B.连续赋值
C.串行赋值
D.函数赋值

3.下列关于Moore状态机与Mealy状态机的特征描述错误的是（B ）
A.Moore 有限状态机输出只与当前状态有关，与输入信号的当前值无关
B.从时序上看，Moore状态机属于异步输出状态机
C.Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化
D.Mealy 状态机属于异步输出状态机

4.基于EDA软件的FPGA设计流程为:( A )
A．原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→测试
B．原理图/HDL文本输入→时序仿真→综合→适配→功能仿真→编程下载→测试
C．原理图/HDL文本输入→功能仿真→适配→综合→时序仿真→编程下载→测试
D．原理图/HDL文本输入→功能仿真→时序仿真→综合→适配→编程下载→测试

5.时序约束的作用包括（ ABC ）
A．减少逻辑和布线延时
B．提高设计的工作频率
C．获得正确的时序分析报告
D．减少资源的消耗

6.已知reg的setup,hold时间，时钟周期为period，则中间组合逻辑的delay范围为（ A ）
A．Delay < period - setup – hold
B．Delay > period - setup – hold
C．Delay > period + setup + hold
D．Delay < period - setup + hold

7.下列对异步信号进行同步的描述错误的是( C )。
A．采用保持寄存器加握手信号的方法
B．特殊的具体应用电路结构,根据应用的不同而不同
C．使用锁存器
D．异步FIFO

8.状态机的编码风格包括一段式、两段式和三段式，下列描述正确的是（ C )
A．一段式寄存器输出，易产生毛刺，不利于时序约束
B．二段式组合逻辑输出，不产生毛刺，有利于时序约束
C．三段式寄存器输出，不产生毛刺，有利于时序约束
D．所有描述风格都是寄存器输出，易产生毛刺，有利于时序约束

9. IP核在EDA技术和开发中占有很重要的地位，提供VHDL硬件描述语言功能块，但不涉及实现该功能模块的具体电路的IP核为（C ）
A．硬件IP
B．固件IP
C．软件IP
D．都不是

10.在Quartus Prime开发环境中可以使用以下哪些方式来进行管脚分配（ ABC ）
A.Assignment Editor
B.Pin Planner
C.使用Tcl脚本
D.使用SignalTap

11.综合是EDA设计的关键步骤，下面对综合的描述中错误的是（D ）
A．综合就是把抽象设计中的一种表示转换成另一种表示的过程
B．综合就是将电路的高级语言转换成低级的，可与FPGA/CPLD相映射的功能网表文件
C．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束
D．综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的

12.用verilog实现异或逻辑功能，以下正确的是:（ AB ）
A．C=A^B
B．C=A(~B) +(~A)B
C．C=AB
D．C=A+B

13.为避免 latch 的产生，需要注意以下几点（ABD ）
A.if-else或case语句，结构一定要完整
B.不要将赋值信号放在赋值的源头，或条件判断当中
C.如果不要求立刻输出，将信号进行相关逻辑的组合
D.敏感信号列表建议多用 always@(*)，防止信号漏写

14.针对Verilog HDL语言中的case语句说法不正确的是（ B ）
A．case语句表达式的取值可以超出语句下面列出的值的范围
B．语句各分支表达式允许同时满足case表达式的值
C．条件语句中的选择值需要完整覆盖表达式的取值范围
D．保险起见，case语句最后分枝最好都加上default语句

15.对FPGA器件的接口描述正确的有（ABC ）
A．FPGA具有大量可自定义的输入输出接口
B．FPGA中某些硬核IP资源的管脚被限定到了—些管脚上
C．FPGA的IO口，主要是按数字逻辑信号(高电平与低电平)的方式的输出
D．FPGA具有大量的IO口，因此FPGA适合并口通讯，不适合串行口通讯

1. RAM

：Random Access
Memory，随机存取存储器，是与CPU直接交换数据的内部存储器，可作为操作系统或其他正在运行中程序的临时数据存储介质，支持随时从任何一个指定地址写入（存入）或读出（取出）信息，同时具备数据易失性，断电将造成存储数据丢失。

2.SoC：

System on
Chip，系统级芯片，有专用目标的集成电路，包含完整硬件系统并嵌入软件全部内容，用以实现从确定系统功能、软硬件划分，直至完成设计的整个过程。

3.CPLD：

Complex Programmable Logic
Device，复杂可编程逻辑器件，一种根据用户自身需求而自行构造逻辑功能的数字集成电路，属于大规模集成电路。

4. FPGA：

FPGA(Field - Programmable Gate
Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

5.微处理器：

由一片或少数几片大规模集成电路组成的中央处理器。微处理器可完成取指令、执行指令，与外界存储器和逻辑部件交换信息等操作，是微型计算机的运算控制部分，可与存储器及外围电路芯片组成微型计算机。

1.阻塞赋值与非阻塞赋值的不同？使用阻塞赋值和非阻塞赋值一般有着什么原则？

阻塞赋值操作符用等号(即=)表示。“阻塞”是指在进程语句（initial和always)中，当前的赋值语句阻断了其后的语句，也就是说后面的语句必须等到当的赋值语句执行完毕才能执行。而且阻塞赋值可以看成是一步完成的，即:计算等号右边的值并同时赋给左边变量。

非阻塞赋值操作符用小等于号(即(<=)表示。“非阻塞”是指在进程语句(initial和always)中，当前的赋值语句不会阻断其后的语句。

非阻塞语句可以认为是分为两个步骤进行的:
a.计算等号右边的表达式的值。(我的理解是:在进入进程后，所有的非阻塞语句的右端表达式同时计算，赋值动作只发生在顺序执行到当前非阻塞语句那一刻)
b.在本条赋值语句结束时，将等号右边的值赋给等号左边的变里。

在设计电路时，always 时序逻辑块中多用非阻塞赋值，always 组合逻辑块中多用阻塞赋值；在仿真电路时，initial
块中一般多用阻塞赋值。

(1) 时序电路建模时，用非阻塞赋值。
(2) 锁存器电路建模时，用非阻塞赋值。　
(3) 用always块建立组合逻辑模型时，用阻塞赋值。　
(4) 在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。　(5) 在同一个always块中不要既用非阻塞赋值又用阻塞赋值。　
(6) 不要在一个以上的always块中为同一个变量赋值。　
(7) 在赋值时不要使用 #0延时。

2.简述在FPGA中跨时钟域的处理方法？