weixin_46139598的博客

原创 数字集成电路基础临时小记1

关键词：欧拉路径、逻辑努力。

原创 Cadence仿真PSS+PSTB之DC-DC芯片环路稳定性

开关电源芯片的loop stability 仿真可以通过Cadence/Simplis/matlab等软件实现。若收敛出现相位裕度不是从180开始的情况， add the number of harmonics.目前的解决办法有：1.仿真器和仿真条件是conservative精度的；PSS仿真下常常出现不收敛的问题，无法得到稳态条件仿真PSTB。3. 减少电路模块，保留核心控制电路；2. tstab的时间延长；

原创 MOS管特征频率：带宽与增益的折中

原创 Cadence virtuoso 模拟版图过程中遇到的一些问题

2.初步了解DRC常用的一些规则命令后，对DRC报错的地方进行修改，对密度和面积的问题不会影响LVS结果，可以fix掉。可以通过Q编辑相应mos属性来修改，把bodytype 改为直接相连，在这里也可以关闭它自动生成的NW和imp layer，自己画了。按网上的方法查到自己ID和lisense文件目录后，却发现无法修改root权限的文件。解决办法：在要修改的文件夹目录下，su root 输入passward进入root权限，chmod 666 文件名即可修改为可读写模式。

原创 模拟cmos集成电路设计之共源共栅电流镜

** 沟道长度调制效应存在无法精准复制，引入共源共栅结构。**沟长调制系数减小，但Vx不等于Vy，仍不精准。目的：Vx=Vy，有Vgs0=Vgs3；*如忽略短沟道效应，选择四个Mos的尺寸比有Vgs0=Vgs3；即（w/l)3:(w/l)0=(w/l)2:(w/l)1；缺陷：消耗大电压余度；Vp,min=Vgst2+Vgst3+Vth。*引入低压共源共栅结构，Vp,min=Vgst2+Vgst1；相比节省一个Vth；当Vb=Vgst1+Vgs2=Vgst3+Vgst4成立；*

原创 Cadence617工艺库cdb转oa格式出现问题解决

如果是OA格式的工艺库则直接利用Tools的Library path editor添加相应路径的工艺库，CDB格式则会报错，利用CDB2oa工具进行转换。新建一个文件夹名称OA，将CDB格式工艺库拷贝过来，再将我们系统自带的cds文件拷贝到工艺库目录下，注意此时要在另外一个没有cds文件目录的路径下打开cadence（也就是在OA主目录下），之后通过cdb2oa工具转换就不会出现报错，此时将生成新的cds文件和oa格式的工艺库，将这拷贝到你的主工艺库目录下就可以同其他工艺库一起使用了...

原创 Cadence617仿真环路稳定性（小记02）

先用iprobe连接环路输入输出，在ADE里面选择好analyses类型中的stb，选择频率范围，select probe instance，选中刚刚那个iprobe，然后在ADE界面的results里面选择mainfom，选择环路增益和相位，plot就出来波形了。当然也可以利用mainform直接得到相位裕度...

原创 cadence617仿真时查看mos器件参数（小记01）

在ADE里面选择好仿真运行后点击Result，print，model parameters；然后双击你需要的器件就会出现result display windows