- 博客(21)
- 资源 (3)
- 收藏
- 关注
RSS订阅原创 基础电路：加法器结构、底层结构
文章目录前言加法器在很多的系统中充当着重要的基本单元。在数字电路中有着广泛的用途。一、1bit 半加法器数字系统设计中，逻辑上通过0和1来实现复杂的系统功能，最简单的逻辑运算就是两个1bit进行加操作。假设A、B分别代表着两个1bit输入，C、D分别代表着相加结果以及进位输出，真值表如下：二、结构、代码此实例设计半加法器模块，adder位顶层的外部接口，输入定义位a、b，进位输出和结果定义为cout、sum，声明为wire数据类型，数据流语句采用的是a...
2021-05-23 18:06:48
797
原创 XILINX FPGA 始终资源分类
始终资源的分类时钟的设计非常的重要，合理利用始终资源设计始终网络。提供的吩咐始终资源，可以保证低抖动、高精度灯时钟输出特性，对时钟网络的色设计具有非常重要的帮助。时钟网络被分为全局时钟，区域时钟和I/O时钟。同时被分为多个不同的始终区域。如下图：全局时钟是为所有时钟输入设计的专用互联网络，可以覆盖FPGA中的各种资源。通过使用专用始终缓冲（BUFG，非常重要的资源，在工作中会经常见到）和驱动结构，确保了整个芯片的任意一个触发器的电延迟是等长的，并且全局时钟网络可以提供低延时和低抖动
2021-04-10 15:12:20
274
原创 Verilog 复杂设计 练习
设计要求代码编写// *********************************************************************************// Project Name : // Email : 854923411@qq.com// Website : // Author : // Create Time : 202// // File Name : .v// Module Name .
2020-08-01 15:32:44
448
原创 vivado简单资源加载阶段出现的错误总结
FPGA --- 加载资源阶段问题一：加载资源后，点击打开详细设计后，出现的一些问题。1、在添加HJ_IC_class_lab_1 的资源的时候，添加完source目录下的源代码后，点击详细的设计查看“Open Elaborated Design” 查看电路是否存在语法或者字母打错或者逻辑错误。2、添加完资源后，点击打开详细设计会加载出一些错误和警告。如下图1-1标题图1-13、点击打开信息预览，可以看到自己错误所在。标题图1-2解决方法此...
2020-07-29 14:13:54
1924
原创 iic协议以及个人总结的设计流程
目录I2C 设计流程简介特性功能描述设计模块描述常见的I2C操作顺序Verilog HDL仿真与验证结构图总结I2C 设计流程简介I2C (Inter-IC)总线是一种简单、低带宽、短距离的协议。它通常出现在具有间歇访问的外围设备的系统中。这也是一个常见的通信解决方案，在一个封闭的系统，其中最小的痕迹是板上所希望的。许多半导体供应商在嵌入式系统中支持i2c兼容设备，包括EEPROM、温度传感器、电流传感器和时钟。2线接口允许串行传输8位字节的数据和7位地址与控制位
2020-07-06 23:34:48
3205
2
原创 i2c slave 模块设计
首先就不啰嗦iic协议了，网上有不少资料都是叙述此协议的。下面将是我本次设计的一些局部设计汇总，如果对读者有借鉴意义那最好，如果没有的话也无所谓，互相交流而已。（这是我早期的版本，注释比较少，代码编写比较混乱，读者自便）希望读者发现问题可在下方留言，我会及时回答或者修改。下面将会以图片为主。结构图结构图master结构图slave结构图iic_slave.vsync.vwr_fsm.v...
2020-07-06 23:14:36
5576
13
原创 ATPG USE TETRAMAX 思维图
ATPG - use TetraMax 关于ATPG ATPG:automatic test pattern generation(自动生成测试模式） ATE：automatic test equipment(自动测试设备） TMAX ATPG Flow 名词解释 stil：standard test interfance language (标准测试接口语言) spf：STIL procedur...
2020-07-06 19:01:18
2035
原创 DC逻辑综合-概述
逻辑综合-概述 逻辑综合 Synopsys Design Compiler 综合工具 verilog code --> 可生产门级电路 电路逻辑优化 面积，功耗...... 时序分析及优化 DFT(Design For Test) 转化两保证：功能正确，时序满足要求 将对电路的高层次描述(verilog code)转化为...
2020-07-06 14:44:16
1216
原创 DC 逻辑综合的基本流程
基本流程 1、Develop HDL File 2、Specify Libraries link_library target_library symbol_library synthetic_library 3、Read Design read_file 4、Define Design Environment set_operating_conitions s...
2020-07-06 14:10:56
1360
原创 （基础语法2）perl 变量
perl 变量变量是存储在内存中的数据，创建一个变量即会在内存上开辟一个空间。解释器会根据变量的类型来决定其在内存中的存储空间，因此你可以为变量分配不同的数据类型，如整型、浮点型、字符串等。上一个博文中已经介绍了Perl的三个基本的数据类型：标量、数组、哈希。标量 $ 开始， 如$a $b 是两个标量。数组 @ 开始 ， 如 @a @b 是两个数组。哈希 % 开始 ， %a %b 是两个哈希。Perl 为每个变量类型设置了独立的命令空间，所以不同类型的变量可以使用相同的名称，你不用担心会发生
2020-06-09 18:14:09
245
原创 （基础语法1）perl 数据类型
Perl数据类型Perl 是一种弱类型语言，所以变量不需要指定类型，Perl 解释器会根据上下文自动选择匹配类型。Perl 有三个基本的数据类型：标量、数组、哈希（无序的 key/value 对集合）。以下是这三种数据类型的说明：1 标量标量是 Perl 语言中最简单的一种数据类型。这种数据类型的变量可以是数字，字符串，浮点数，不作严格的区分。在使用时在变量的名字前面加上一个 $，表示是标量。例如：$myfirst = 123; #数字123$nysecond = "123"; #字符串12.
2020-05-13 15:39:25
263
原创 8 BIT SHIFT MODULE
这个练习是module_shift的扩展。模块端口不再是单一的引脚，我们现在有了以矢量为端口的模块，你可以将连线矢量连接到模块上，而不是普通的导线。 与Verilog中的其他地方一样，端口的向量长度不必与连接到它的连线匹配，但是这会导致向量的填充或重构。 本练习不使用与不匹配的向量长度的连接。给定一个模块my_dff8，它有两个输入和一个输出(实现一组8d触发器)。实例化其中...
2020-04-05 21:04:22
346
原创 基于 MARCH C+ 算法的SRAM BIST
SRAM BIST 顶层RSAM BIST 结构图'SRAM BIST : MEM_BIST.V//////////////////////////////////////////////Author : jian qiao //Revision History : 2020-4-1 // Revision : 1.0//Eailbox : jian...
2020-04-05 17:29:55
3363
6
原创 verilog --例化-层次化
下图显示了一个带有子模块的非常简单的电路 在本练习中,创建模块mod_a的一个实例,然后将模块的三个引脚(in1 in2和out)连接到顶级模块的三个端口(连接a b和out) mod_a模块是为你提供的-你必须实例化它。在连接模块时，只有模块上的端口是重要的。您不需要知道模块内部的代码。模块mod_a的代码是这样的:module mod_a ( input in1, input in2...
2020-03-28 17:35:08
2812
2
原创 verilog 4位全加器的实现
4位全加器module ad4 (cout,sum,ina,inb,cin); input [3:0] ina,inb; input cin; output [3:0] sum; output cout; assign {cout,sum} = ina + inb + cin; endmodule`timescale 1ns/1ps moudule tb (...
2020-03-06 12:44:35
14238
4
集成电路 反向 分析 技术 指导书
2024-03-13
Memory bist测试方法.docx
2020-09-02
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人