FPGA --- 加载资源阶段
问题一:加载资源后,点击打开详细设计后,出现的一些问题。
1、在添加HJ_IC_class_lab_1 的资源的时候,添加完source目录下的源代码后,点击详细的设计查看“Open Elaborated Design” 查看电路是否存在语法或者字母打错或者逻辑错误。
2、添加完资源后,点击打开详细设计会加载出一些错误和警告。如下图1-1
![](https://i-blog.csdnimg.cn/blog_migrate/77be1794220da6562d3651d2a823bbd9.png)
图1-1
3、点击打开信息预览,可以看到自己错误所在。
![](https://i-blog.csdnimg.cn/blog_migrate/9123e3244eb1f48525cfd3a724ef5e46.png)
图1-2
解决方法
此处的错误是在“wire fpga_led_test0” 的上面出现了 ”,“ 语法规定在模块的信号声明中需要以逗号结尾,而不是句号,所以造成了下面的错误。如图1-3
![](https://i-blog.csdnimg.cn/blog_migrate/b11d7b72d68cb52668d276e1da9c95d5.png)
图1-3
问题二:同样的是加载资源后在详细设计中报告出的警告和错误。
图1-4
- 从上图1-4中可以看到一些警告和错误。
解决方法
仔细查看报告中所指出的源代码的语法或者标点符号的错误,在本次的设计中可以看到“always”语句中缺少了“@”的标记,所以或造成“Open Elaborated Design “后的报告中出现明显的错误。
问题三:同样的是在详细设计报告中的问题,这次是警告
对于设计报告出现的错误和警告要及时查看和修正。
错误是必须修正的,如果是警告的话需要仔细查看所描述的警告是什么,根据情况修改问题所在。
本次警告是关于位数不对应的问题。如下图1-5
图1-5
解决办法
将不对应的位数修改一致,以确保不会造成后面综合仿真的错误。
问题四:在HJ_IC_class_lab_2 的设计中拥有IP核,无法使用,处于被锁定的状态。
如下图1-6
图1-6
解决办法
在tcl命令栏内输入“report_ip_status” 查看IP核的状态。
软件给出的建议是升级IP核,
在升级IP核后可以正常的运行。
问题五:关于vivado vhdl的package导入错误问题
解决办法
通过更改library库的指定。
将.VHDL后缀的文件指定到设置的bftLib库。
选定右击找到"set_library...."
问题六:无法获得写/读/执行权限或者在前面出现的错误需要及时的修正?
在运行HJ_IC_class_lab_3的仿真时会出现下面的情况点开就是无法获得权限。
解决方法1
Xilinx官网给出的解答是如下
询问了在行为模拟中是否出现类似的情况,这种错误就是出现在行为模拟阶段。
同时建议可以删除xsim/文件,再次运行重新加载。
同时我也尝试更改文件的权限,和查看所有需要权限的文件,最后都无济于事。
解决方法2
通过打开vivado自带的示例,进行对比。发现在Linux系统上的vivado示例还是出现了类似的问题,没有写读执行的权限,但是在自己的笔记本电脑上运行vivado,却没有出现类似的问题,可以进行行为模拟仿真。
上图是在window系统下的vivado仿真情况,并没有出现读写执行的限制,所以是linux下所使用的账户并没有全部的权限无法运行。