数字IC
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攻城狮Adam
这个作者很懒,什么都没留下…
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VerilogHDL概述与数字IC设计流程
在开篇的时候,我先讲一下IC设计分类跟设计流程,提前声明一下,由于本人水平有限,加上没有完全亲身体验过从设计规划到工艺制造这一完整的设计流程,只是知道这一流程的某些步骤,因此本篇的设计流程是我根据我的一些实践体会、一些文献内容、一些网络资料、与一些工程师的交谈等得出的一个大体流程,转载 2024-01-18 09:54:55 · 282 阅读 · 0 评论 -
一文看懂定点数和浮点数
定点数是指小数点固定的隐含在某一位置上的一类数据有符号数:以四位有符号数1111为例,其数值大小为:1x(-2^(0))(4+2+1)= -7。原创 2024-01-17 01:00:00 · 2369 阅读 · 0 评论 -
IC设计入门——异步FIFO
在异步FIFO中,数据读取和写入操作使用不同的时钟频率。由于写入和读取时钟不同步,因此称为异步FIFO。通常,这些用于数据需要从一个时钟域传递到另一个时钟域的系统中,这通常称为“时钟域交叉”。因此,异步FIFO有助于在两个工作于不同时钟的系统之间同步数据流。原创 2024-01-12 14:22:30 · 1615 阅读 · 0 评论 -
IC设计入门——用verilog编写半加器
半加法器是一种基本的组合设计,可以将两个单位和结果相加到一个总和中,并将进位作为输出。S = A ^ B由于半加法器只考虑两个位,因此除了添加两个单位外,它不能容纳先前生成的结果中的额外进位。因此,它被称为半加法器。一个完整的加法器被设计用于容纳上一级的额外进位。原创 2024-01-09 10:13:26 · 856 阅读 · 0 评论 -
IC设计入门——同步FIFO
先进先出 (FIFO) 是一个非常流行且有用的设计模块,用于模块之间的同步和握手机制。FIFO中的插槽或行数称为FIFO的深度。的宽度:每个插槽或行中可以存储的位数称为FIFO的宽度。FIFO有两种类型在同步FIFO中,数据读取和写入操作使用相同的时钟频率。通常,它们与高时钟频率一起使用以支持高速系统。原创 2024-01-06 01:00:00 · 582 阅读 · 1 评论 -
握手协议中ready打拍技巧
ready打拍的问题用FIFO的思路去解决用Buffer的思路去解决原创 2023-12-28 14:05:28 · 983 阅读 · 1 评论