zynq学习2 verilog基础

 2.1仿真工具：modelsim questsim vivado自带的仿真工具，一般来说用户激励如ab都是用reg型，模块内部连线以及out（c）用wire型。

2.2 在fpga开发中每一个.v文件都是一个模块 模块由module-----endmodule来声明，在这两个关键字内部完成功能的实现。

创建源文件，添加代码（与门）

//与门
module verilog_learn(
    input   wire        a,
    input   wire        b,
    output  wire        c,

    );
assign c = a & b ;

endmodule

 创建仿真文件

  

 仿真文件和源文件有区别，仿真文件是不可以综合的。

在sublime（外置编辑器）中插入verilog gadget插件用于生成testbench（用于仿真的文件）代码

http://t.csdnimg.cn/V72al 

插件安装完之后 在sublime的源文件中右键 无法自动生成testbench？