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RSS订阅原创 夏宇闻RISC_CPU VCS+verdi仿真(一）RISC_CPU各模块功能仿真
VCS仿真代码：https://github.com/CJH8668/risc_cpu仿真前除了按照原作者的步骤修改相应文件，还需修改cputop.v:line 47 $stop改为$finish,这样可以让simulation结束，再make verdi,就能正常查看波形了《verilog数字系统设计教程第三版》夏宇闻链接：https://pan.baidu.com/s/1VLb4x14WM5uUfYkFvyWM_Q提取码：8rez一.RISC_CPU及其外围电路addr..
2022-05-29 15:51:40
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原创 搭建IC_EDA环境
1.环境配置 VM ware15.5 CentOs7 VCS2018 verdi2018参见芯王国VM ware 15.5及CentOS7安装：http://t.csdn.cn/NbeX2git,gvim配置：http://t.csdn.cn/VDhcvVCS,verdi安装：http://t.csdn.cn/FPelu2.安装问题及解决方案1.VM ware安装15.5及以上版本，否则会出现device guard不兼容等问题2...
2022-05-28 15:33:17
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空空如也
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