夏宇闻RISC_CPU VCS+verdi仿真(一)RISC_CPU各模块功能仿真
VCS仿真代码:https://github.com/CJH8668/risc_cpu仿真前除了按照原作者的步骤修改相应文件,还需修改cputop.v:line 47 $stop改为$finish,这样可以让simulation结束,再make verdi,就能正常查看波形了《verilog数字系统设计教程第三版》夏宇闻链接:https://pan.baidu.com/s/1VLb4x14WM5uUfYkFvyWM_Q提取码:8rez一.RISC_CPU及其外围电路addr..
原创
2022-05-29 15:51:40 ·
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