夏宇闻RISC_CPU VCS+verdi仿真(一）RISC_CPU各模块功能仿真

最新推荐文章于 2023-10-08 16:54:30 发布
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分类专栏： 数字IC项目学习 文章标签： fpga开发
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本文链接：https://blog.csdn.net/weixin_46585633/article/details/125031571
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VCS仿真代码：https://github.com/CJH8668/risc_cpu

仿真前除了按照原作者的步骤修改相应文件，还需修改cputop.v:line 47 $stop改为$finish,这样可以让simulation结束，再make verdi,就能正常查看波形了

 《verilog数字系统设计教程第三版》夏宇闻

链接：https://pan.baidu.com/s/1VLb4x14WM5uUfYkFvyWM_Q 
提取码：8rez

一.RISC_CPU及其外围电路

addr_decode:地址译码器

     选通RAM或ROM：1FFFH-1800H RAM     17FFH-0000H ROM

ROM:存储程序，只读

     使能且读有效时，读相应地址下的数据(data=rom[addr];)

RAM:存储数据，可读可写

     *DATA 是inout类型

     读数据：使能且读有效时，读相应地址的数据(data=ram[addr];)

     写数据：写上升沿，写数据到相应地址中(ram[addr]<=data;)

二.RISC_CPU 操作和时序

1.系统的复位和启动

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小松子学IC
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专栏目录
使用verilog设计实现16位CPU及仿真
QQ_778132974的博客
03-20 310
通过改变时钟信号的频率和复位信号的持续时间，可以调整测试的时序。常见的指令包括算术逻辑运算指令（加法、减法、与、或等）、数据传输指令（加载、存储）、控制指令（跳转、分支）、以及其他特定功能的指令。：根据设计的指令集，设计CPU的整体结构，包括运算单元、寄存器文件、指令译码单元、控制单元等。：通过编写Testbench对CPU进行功能验证，测试各种指令的执行、数据传输等功能是否正确。：设计Testbench对CPU进行时序验证，测试CPU在不同时钟频率和不同输入信号的情况下能否正常工作。
（verilog）简化的RISC CPU设计（夏宇闻老师书上的）
09-13
已经完成调试，在Quartus13.1上综合和仿真无误，波形正确。改了点复位和时钟gen的时钟触发沿。
一、RISC_CPU子功能模块的实现
qq_52194830的博客
01-25 758
备注 本文中部分内容直接从夏宇闻老师的《Verilong数字系统设计教程》“简化的RISC_CPU设计”一章中摘取出来，在此基础上添加了自己的东西，仅记录自己的学习过程。 1、RISC_CPU拆分 时钟发生器 指令寄存器 累加器 算术逻辑运算单元 数据控制器 状态控制器 程序计数器 地址多路器 2、时钟发生器的实现 （1）时钟发生器利用外部时钟信号生成一系列时钟信号clk1,fetch,alu_ena并送往CPU的其他部件。 fetch:控制信号，clk的8分频信号 当fetch为高电平时，使clk能触
RISC-V学习笔记（六）：RISC-V的功能实现详解之译码
最新发布
weixin_75067193的博客
10-08 309
摆烂才是王道
二、RISC_CPU仿真、调试（上）
qq_52194830的博客
01-26 1102
1、外围模块 为了对RISC_CPU进行测试，需要有存储测试程序的ROM或RAM、地址译码器。 （1）地址译码器 地址译码器用于产生选通信号，选通ROM或RAM。 module addr_decoder ( input [12:0] addr, output reg rom_sel, output reg ram_sel ); // 1FFFH ----- 18000H RAM // 17FFH ----- 00000H ROM alway
简化RISC_CPU设计--仿真部分
weixin_43550363的博客
03-25 892
仿真程序如下： `timescale 1ns/1ns `define PERIOD 100 module cpu_top; reg clk; reg rst_n; reg [(3*8):0]mnemonic; reg [12:0]PC_addr,IR_addr; wire [7:0]data; wire [12:0]addr; wire rd,wr,halt,ram_sel,rom_sel; wire fetch; integer test; wire [12:0]ir_addr,pc_addr; wir
基于 FPGA 的 RISC CPU 设计（3）基于汇编程序的交叉编译和仿真验证
新芯设计的博客
10-10 1922
这是基于上述 PIC16C57 功能设计的 CPU 仿真测试，基于 Vivado 软件的 RTL Simulation 模块，通过对汇编程序的多个测试程序的仿真验证，证实了该设计的正确性。
RISC_CPU modelsim代码
01-11
夏宇闻老师的Verilog书，CPU一章的RISC_CPU。平台：modelsim 6.4。实测可使用，无Error。
《Verilog数字系统设计教程》第17章“简化的RISC_CPU设计”修改版
05-17
免费分享，学习《Verilog数字系统设计教程》第17章“简化的RISC_CPU设计”中遇到的问题，以及结局后的程序源码。使用的编译器是quartus ii 。
RISC-CPU全部模块Verilog代码
04-25
Verilog数字系统设计教程，夏宇闻版，RISC-CPU代码
CPU-至芯科技夏宇闻cpu源码
11-25
CPU-至芯科技夏宇闻cpu源码CPU-至芯科技夏宇闻cpu源码
在VIVADO上实现的非常简易的RISC-V CPU设计（来自《Verilog数字系统设计》夏宇闻著）
Jefferymeng的博客
04-19 9338
在VIVADO上实现的非常简易的RISC-V CPU设计，来自北航夏宇闻老师编著的《Verilog数字系统设计教程》。 VIVADO、modelsim、RISC-V CPU
用Verilog搭建RISC-V架构流水线CPU
paticita的博客
08-13 6823
单周期CPU的实现从某种意义上来说是为了给流水线CPU打基础，毕竟单周期CPU无论是理论还是工程实现上的意义都不大，将CPU所有的工作全部交给一个时钟周期搞定，未免有些浪费本就珍贵的硬件资源，为了体现分治策略思想，同时更重要的是为了提升CPU的主频以实现更高的性能，在硬件条件不能更改时，流水线是一种非常经典的性能优化策略。
使用vcs+verdi完成对混合语言设计的仿真（2）
weixin_42415266的博客
04-14 2904
这一篇文章将介绍vcs仿真环境的搭建，所有的演示将根据我的工程来说明，可以根据需要更改其中的细节。
从零开始设计RISC-V处理器——单周期处理器的仿真
qq_45677520的博客
01-13 7954
系列文章目录 （一）从零开始设计RISC-V处理器——指令系统 （二）从零开始设计RISC-V处理器——单周期处理器的设计 （三）从零开始设计RISC-V处理器——单周期处理器的仿真 （四）从零开始设计RISC-V处理器——ALU的优化 文章目录系列文章目录前言一、U-type测试二、总结 前言 上一篇文章介绍了单周期CPU的实现，本篇文章进行功能仿真 一、U-type测试 包含lui,auipc两条指令。 测试代码如下： 汇编器执行结果如下： 二、 总结 提示：这里对文章进行总结： 例如：以上
数字IC实践项目（1）——简化的RISC_CPU设计（经典教材中的开山鼻祖）
HFUT90S的博客
11-17 6093
这个实践项目来源于夏宇闻老师的经典教材——《Verilog 数字系统设计教程》，也是我本科期间的专业教材之一，每次看到这个蓝色的封面都感到很亲切。而对于书中提及到的简化CPU，也是从大学开始就非常感兴趣的一个章节，虽然本科老师只是简单的带过，但是一直对书里提到的CPU结构以及最后使用CPU完成斐波那契数列计算的整个流程充满了兴趣。
VCS常用参数及编译仿真实例dump波形
weixin_44495082的博客
02-22 188
(31条消息) VCS常用参数及编译仿真实例dump波形_cy413026的博客-CSDN博客_vcs仿真参数
VCS+VERDI独立仿真xilinx工程说明
weixin_46942740的博客
12-13 2899
VCS+VERDI独立仿真xilinx工程说明 使用环境：ubutun系统+centos7虚拟机 第一步：添加centos7虚拟机和ubutun系统共同的开发空间。将ubutun系统下的工程目录添加到centos7虚拟机中，如下图所示： 虚拟机：VM–>setting–>option，添加在ubutun系统下的工程目录。 第二步：在centos7系统下启动vivado，并打开share工作区的工程 ，然后导出simulation文件。 (share工作区目录：/mnt/hgfs/jisheng
夏宇闻verilog
09-08
夏宇是一种用于数字电路设计的硬件描述语言，常用于VLSI芯片设计和FPGA开发中。 Verilog（又称为Verilog HDL）是硬件描述语言（HDL）的一种，用于描述数字电路和系统级硬件。它是一种结构化的语言，可以用于模拟、...

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