【计算机组成原理】知识梳理（三）主存储器

3.1 存储器概述

存储元

存储器中记录一位二进制信息的存储单位

存储单元

由若干个存储元组成、用于信息处理的基本单位

存储介质

半导体器件和磁性材料

存取方式

顺序存取和随机存取

存储器的分层结构

寄存器、 Cache 、主存、辅助存储器

存储器分层结构

 解决了对存储器要求容量大，速度快，成本低三者之间的矛盾 

存储器访问的局部性(Locality)原理

(1)时间局部性（Temporal Locality）:当前正在使用的信息很可能是后面立即还要用的信息,如程序循环和堆栈操作.

(2)空间局部性（Spatial Locality）:指连续使用到的信息很可能在存储空间上相邻或相近.以顺序执行的程序和数据(如数组),便是如此.

(3)分层结构:局部性原理是存储系统层次结构技术可行性的基础.   一般:      

 例题：

例:二级存储器系统(cache—MM), 第一级容量为1KB,访问时间1 m S

第二级容量为1MB,访问时间10 m S,CPU先访问第一级,如不在,就由第二级送至第一级.

如:信息可从第一级100%(或90%)取得,分别求平均访问时间:

解:100%时:TA=1*100%+10*0%=1 m S

       90%时:TA=1*90%+10*10%=1.9 m S

结论:提高第一级的访问时间的比率可使平均访问时间接近(或等于)第一级的速度.

主存储器处于中心地位，是计算机真正工作的场所 !

3.2  主存储器分类与技术指标  

3.2.1  主存储器分类

随机存储器 (RAM ， random access memory)

只读存储器 (ROM, read-only memory)

可编程的只读存储器 (PROM, programmable ROM)

可擦除可编程只读存储器 (EPROM, erasable PROM)

可用电擦除的可编程只读存储器 (E 2 PROM, electrically EPROM)

注：RAM为易失性存储器，ROM为非易失性存储器

3.2.2 主存储器的主要技术指标

RAM的相关图片和价格可以参考各大电商平台

主存储器与CPU的联接

3.3   随机读写存储器(RAM) 

RAM(Random Access Memory) ：能随机地对存储器中任一单元存取，存取时间与该单元的物理位置无关。

半导体记忆元件的要求：

1. 有 2 种稳定状态， 表示逻辑值 “ 0 ” 和 “ 1 ” ；

2. 在外部信号激励下， 2 种稳定状态能进行无数次相互转换；

3. 在外部信号激励下，能读出 2 种稳定状态；

4. 存储可靠。

从原理上分，半导体记忆元件可分为双极 (bipolar) 型和 MOS(Metal Oxide Semiconductor) 型。后者又可按工作原理分为静态和动态两种。

SRAM(Static RAM)

静态 RAM ，利用开关特性记忆

只要电源有电，就能稳定保存信息

DRAM(Dynamic RAM)

即动态 RAM

除需电源外，还要定期对它充电 ( 刷新 ) 。

 

3.3.1  静态储存器SRAM       

六管SRAM存储元是由两个MOS反相器交叉耦合而成的触发器。其中利用4个MOS管组成的触发器存储一位二进制信息 

MOS 管静态记忆单元特点：

优点：非破坏性读出，抗干扰强，可靠。

缺点：记忆单元管子多，占硅片面积大，功耗较大，集成度不高。

双极型 (bipolar) ：分 TTL 和 ECL(Emitter-Couple Logic) ，速度快，用于高速缓存。

3.3.2  SRAM存储器的组成 

实际应用的 SRAM 存储器除了用于存储信息的存储体外，还有一些附属电路，如地址译码电路、驱动电路、读写电路和控制电路等组成。

1.存储体

  存储体由众多存储元构成，是存储信息的场所。存储体中的各存储元通常组成一定的结构，一般是组织成二维矩阵的形式。

2.地址译码电路

  地址译码电路用于将从地址线送来的地址信号翻译成对应存储单元的选择信号。其中输入的信息来自CPU的地址寄存器。地址寄存器用于存放要访问的存储单元的地址。

地址译码有两种方式，一种是单译码方式，适用于容量不大的存储器；另一种是双译码方式，适用于容量较大的存储器。

单译码方式

 双译码方式

 

3.驱动器

  在双译码结构中，每条X方向的选择线要驱动一条字线上的所有存储元电路，电容负载很大。因此，为了能够驱动挂在X方向选择线上的所有存储元电路，必须在译码后增加一个驱动器，

4.I/O电路

  I/O电路处于数据总线和被选用的单元之间，用于控制被选中的存储单元读出或写入，该电路兼有信息放大作用。

5.片选与读/写控制电路

  目前每一片的存储容量终究还是有限的，所以，一个存储体总是要由一定数量的存储芯片组成。在进行地址选择时，首先要选片，故需要片选电路。

  究竟对存储芯片是读还是写，这一任务由读/写控制电路来完成。

6.输出驱动

  为了扩展存储器的字数，常需将几片RAM的数据线并联使用；或与双向的数据总线相接。这就需要用到三态输出缓冲器。

SRAM实例-Intel 2114  

SRAM实例-Intel 2114  

RAM2114共有10根地址线，4根数据线。故其容量为：1024字×4位（又称为1K ×4）

SRAM的读写周期 

3.3.3  动态存储器

三管存储单元电路图

早期 1K 位 DRAM

单管存储单元电路图

可提高集成度

DRAM的电气特征 

①集成度高，功耗低

②具有易失性，必须刷新

③破坏性读出，必须读后重写

④读后重写，刷新均经由刷新放大器进行。

DRAM存储器-Intel 2116  

3.3.4 DRAM的刷新机制  

动态 MOS 存储器采用 “ 读出 ” 方式进行刷新。因为在读出过程中恢复了存储单元 MOS 栅极电容电荷，并保持原单元的内容 ，所以读出过程就是刷新过程。通常，在刷新过程中只改变行选择线地址，每次刷新一行。依次对存储器的每一行进行读出，就可以完成对整个 DRAM 的刷新。 从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔叫刷新周期， 一般为 2ms ， 4ms ， 8ms 。

常用的刷新方式有两种： 集中式、分散式、异步式 。

 集中式刷新

在允许的最大刷新时间间隔（ 2ms ）内，按照存储器容量大小集中安排刷新时间，刷新期间要停止读 / 写操作。 (128 行，系统工作周期为 500ns, 故每个刷新周期内共有 4000 个工作周期 )

采用集中式刷新的系统存取周期不受刷新工作的影响。读写操作和刷新工作在最大刷新周期中分开进行，因此，系统的存取速度比较高，它只取决于单元电路和外围电路的延时。但在集中刷新期间内不能进行任何读/写操作，这段时间称为死时间，在这段时间内主机不能进行任何操作。如果存储芯片的单元数目更多，则死时间更长，意味着主机在更长的时间内不能进行任何操作。

分散刷新（存取周期为1 ms ）

以 128 ×128 矩阵为例

 (存取周期为 0.5 ms + 0.5 ms )

异步刷新（分布式刷新）

异步刷新充分利用了最大刷新间隔时间，即在 2ms 间隔时间内将刷新操作平均分配到整个最大间隔时间内进行。相邻两行的刷新间隔等于最大刷新间隔时间 (2ms) 除以行数。

存储器控制电路

 1MX4位DRAM

3.3.5 SRAM和DRAM比较 

3.4 只读存储器和闪速存储器 

只读存储器是一种为非易失性(Non-Volatile)的存储器。ROM有两个显著的优点，一是结构简单，位密度比可读/写存储器高；二是具有非易失性，所以可靠性高。

掩膜式只读存储器（ Mask-Programmable ROM ）

掩模式 ROM 需要生产厂家先按给定的程序或数据对芯片图形（掩膜）进行 2 次光刻而形成，所以生产第一片这样的 ROM 费用很大，但复制同样内容的 ROM 就很便宜。因而掩模式 ROM 适用于成批生产的定型产品，如用于存放计算机系统初始化信息的 BIOS （ Basic Input Output System ）等。

 

一次编程只读存储器 (Programmable ROM ， PROM)

        PROM又称为可编程一次的 ROM(One Time PROM ，简称 OTPROM) 。在出厂时，所有存储元均被加工成同一状态 “ 0 ” ( 或 “ 1 ” ) ，用户可根据需要通过编程将某些存储元的状态改变成另一状态 “ 1 ” ( 或 “ 0 ” ) 。但这种编程只能进行一次，一旦编程完毕，其内容便不能再改变。

 

光擦除可编程只读存储器 (Erasable Programmable ROM ， EPROM)

光擦除可编程只读存储器简称为 EPROM 。这种存储器是将 PROM 的保险丝改成由 MOS FET 构成的电子开关。其还原方法为在紫外灯光下照射一段时间 (15 ～ 20 分钟左右 ) ，理论上 EPROM 可无限次使用，但因材料寿命关系仍有一定限度（ 100 次左右）。

 

电擦除型可编程只读存储器 (Electrically Erasable Programmable ROM ， EEPROM)

电擦除型的可编程只读存储器也简称为 EAROM(Electrically Alterable ROM) ，其存储元与 EPROM 类似，但电子开关还原时不必用紫外光，只需电子信号即可完成擦除操作。 EEPROM 和 EPROM 是目前应用最广泛的只读存储器。

EPROM 虽然具有可反复编程的优点而被广泛使用，但 EPROM 只能整体擦除，不能一个存储单元一个存储单元地独立擦除，而且擦除操作比较麻烦。而 EEPROM 克服了 EPROM 的这一不足。

        EEPROM的结构与EPROM相似，都是具浮动栅极的MOS，其特性似无镕丝开关一样，跳开后可再还原回去。但EEPROM在浮栅上增加了一个隧道二极管，编程时可使电荷通过它流向浮栅，而擦除时可使电荷通过它流走，即擦除和编程均用电完成。

闪速存储器（ Flash Memory ）

闪速存储器（ Flash Memory ）简称 闪存 ， 1988 年由 Intel 公司首先推出，也是一类非易失性存储器 NVM （ Non-Volatile Memory ）即使在供电电源关闭后仍能保持片内信息，这一特性与 ROM 相同。

与 EEPROM 相比， 闪速存储器 也可以进行电擦除和可重复编程，但并不需要特殊的高电压，并且成本更低、存储密度更大。其独特的性能使其现在广泛地运用于各个领域。

3.5 存储器扩展

位扩展

如果存储器与存储芯片字数一致而位数不足，则需要进行位扩展。(如:16K×8位,16K×1位),位扩展是指只在位数方向进行的扩展，即加大字长。位扩展要将各存储芯片的地址线、片选信号线和读/写控制信号线并联，而各芯片的数据线单独列出。

字扩展

如果存储器与存储芯片位数一致，而字数不足，则需要进行字扩展，(如:64K×8位,16K×8位),即位向不变，只在字向扩充。字扩展的具体方法是将芯片的地址线、数据线和读/写控制线都并联，由地址高位译码形成片选信号。  

字位同时扩展

如果存储器与存储芯片位数不一致，字数也不相同，则需要进行字位同时扩展，即既要进行位向上的扩充，又要进行字向上的扩充。字位同时扩展是前两种扩展方式的组合，实现时只要遵循各自的扩展规律即可。

        字位同时扩展常常用于构造容量更大的存储器。

 

例题：

需要一个16M×16位的存储器，现有存储芯片为4M×8位。

(1)计算需要多少个存储器芯片。

（16m * 16 ）/（4m * 8） = 8 片

(2)存储器芯片和主存储器的地址长度各需要多少位？

16 m * 8 --> 2^4  * 2 * 10^20 * 2^3

(3)画出用存储器芯片构成主存储器的逻辑示意图。

3.6 提高访存速度的措施 

 

3.6.1 并行存储器

双端口存储器

 

多体交叉存储器

多体交叉方式是多体存储器的另一种组织形式，即各模块的编址是交叉进行的，这与常规存储器中采用顺序方式编址有所不同。

 

定量分析

假定模块字长等于数据总线宽度，模块存取一个字的存储周期为 T ，总线传送周期为 τ ，存储器的交叉模块数为 m ，为了实现流水线方式存取，应当满足 

               T=mτ         （m=T/τ称为交叉存取度）

  交叉存储器要求其模块数必须大于或等于 m ，以保证启动某模块后经 mτ 时间再次启动该模块时，它的上次存取操作已经完成。

交叉存储器连续读取 m 个字所需的时间为：

                  t1=T+(m-1)τ

  顺序方式存储器连续读取 m 个字所需时间为：

                  t2=mT.

假设 q 为读取 m 个字的信息量，则带宽为  

                   W1=q/t1 

                   W2=q/t2 

 3.6.2 DRAM的研制与发展

1  FPM DRAM

FPM DRAM又称为快页模式DRAM（Fast Page mode DRAM），是传统DRAM的改进型产品。这种DRAM在Intel 286、386时代很流行。

主要特点是采用了不同于早期DRAM的列地址读出方式，传统DRAM在存取一位数据时，必须分别输入行地址和列地址信息。FPM DRAM对这一寻址方式作了改进，输入行地址后，如果CPU需要的数据在同一行地址内，则可以在同一行连续输出列地址而不必再输出行地址。

快页式读操作时序图

2  CDRAM芯片

CDRAM芯片又称为带调整缓冲器的DRAM，它是在DRAM上集成了一小片由SRAM实现的高速缓冲存储器（Cache），SRAM中保存的是最后一次读操作所在行的全部内容，这使CPU有更多的机会访问更快速的Cache而不是DRAM，因而使DRAM芯片的性能得到了显著改进。 

1M×4位CDRAM芯片的结构框图

3  SDRAM  

SDRAM 又称为同步型 DRAM （ Synchronous DRAM ）， SDRAM 是动态存储器系列中使用最广泛的高速、高容量存储器，其内部存储体的单元存储电路仍然是标准的 DRAM 存储体结构，只是在工艺上进行了改进，如功耗更低、集成度更高等。

SDRAM 基于双存储体结构，内含两个相互交错的存储矩阵，当 CPU 从一个存储矩阵访问数据的同时，另一个存储矩阵已经准备好读 / 写数据。通过两个存储矩阵的紧密配合，读取的效率得到成倍提高。

4  DDR SDRAM  

DDR SDRAM 即双倍速率 SDRAM （ Double Date Rate SDRAM ），其最大特点便是能在时钟触发沿的上、下沿都能进行数据传输（ SDRAM 仅能在上升沿传输数据），所以相对于 SDRAM 来说能将内存的传输速率提高一倍。

        DDR内存沿袭了SDRAM内存的制造体系，其制造成本比普通SDRAM高不了多少。

3.6.3相联存储器

 

3.7 cache 

Cache的命中率

增加 cache 的目的就是在性能上使主存的平均访问时间接近 cache 的访问时间

例: CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。

主存与Cache的地址映射方式

直接映射方式

全相联映射方式

组相联映射方式

cache 写操作策略 

Write-back: 写回法

Write-through: 全写法 ( 写通法 )

写一次法 :

练习题：考研试题

思考题:Cache的命中率与哪些因素有关?

程序的行为、cache的容量、组织方式、块的大小