FPGA
qq1254632021
这个作者很懒,什么都没留下…
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vivado fpga软件 运行时间长,不用再真人看守了,直接等微信消息即可
支持vivado软件/安路fpga软件的log,当检测到bit文件生成时结束,并微信提醒支持自定义检测关键词支持wechat,wechat business支持发送给不同的好友支持超时时间和轮询间隔时间自定义。原创 2023-12-08 20:11:34 · 56 阅读 · 0 评论 -
ISE .gitignore文件 设置详情
保留必要的文件有.cpj / .ucf /.vhd / .v / .xise特别注意:不可缺少的IPCORE内ngc文件参考文章http://blog.sina.com.cn/s/blog_b01e1c0a0101dgv4.htmlhttps://blog.csdn.net/wordwarwordwar/article/details/53049133https://blog.csdn.net/weixin_30608503/article/details/96411975.gitig原创 2021-01-20 16:12:59 · 328 阅读 · 0 评论 -
对SDRAM的理解总结
Physical Bank,下文简称P-BankLogical Bank,下文简称L-Bank.地址sequential与interleave的区别对下表的理解参考该论坛的理解,摘抄了几段回答,很好说明了interleave的存在总结论坛回答,我的理解就是A2,A1,A0配置的时候定义了burst length;实际读写数据的时候根据实际列地址A7~A0中的A2,A1,A0,即表中的start address来决定读取顺序。(但是还没在说明书内找到怎么分别对这两个进行设置,回头再看看.原创 2020-07-11 17:18:51 · 1267 阅读 · 1 评论 -
Verilog&VHDL编写的注意点
组合逻辑改成时序逻辑(降低LUT使用率)经验总结:从output开始捋,控制信号和数据要同步;找到路径最长的那一条数据流,给其他路径加延迟原创 2020-07-09 09:44:33 · 398 阅读 · 0 评论 -
quartus,modelsim,ISE相关的注意事项
quartus+modelsimverilog测试vhdl模块,clk一直为Usim设置里顶层模块没设置对原创 2020-06-10 19:39:08 · 273 阅读 · 0 评论 -
VHDL编写技巧----Verilog学习者改用vhdl时积累的经验
加减乘可以综合,除法取余等不能(除数是2的指数例外),建议除法用data(3 downto 0)/2 ==> data(3 downto 1)非2的指数除法 转换为a*m/(2^n),简单的直接用 a <= c0 when b<x"**" else c1 when b<x"**" and b>x"**" else ,,, c;取余,比如data/3的余数,余数用2位二进制数表示(关键点是结果为2bits)data(1 downto 0) - .原创 2020-06-02 23:41:42 · 468 阅读 · 0 评论 -
FPGA实现IO口检测程序
IO_test功能实现模块,testbench模块和仿真后的波形图原创 2020-04-12 14:59:38 · 1778 阅读 · 0 评论