quartus+modelsim仿真时遇到的问题
- verilog测试vhdl模块,clk一直为U
sim设置里顶层模块名称可能没设置对
quartus pin planner
通过修改qsf文件来管脚分配或者Pin Planner软件来分配管脚。可以导出csv文件,但是导入csv从没成功过。步骤一个不差成功不了,有成功的留个言
quartus 仿真文件如何调用IP核
- 例化IP核,不赘述
- settings---->Simulation----->NativeLink settings—>Test Benches—>edit existing test bench settings—>test bench and simulation files内添加