计组 第五-七章 错题整理

已于 2023-07-25 15:46:32 修改
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文章标签： fpga开发
于 2023-07-22 00:12:47 首次发布
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版权

5.5

A. 自愿的 返回下条指令
B. 故障
C.D 都是外部中断 返回下条指令
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5.6

11.B
B. 超长指令字 则 指令寄存器比较长
C ID是译码或 读寄存器 第一条指令还没WB 第二条指令就去读寄存器了 假设用的寄存器都是R1 就出错了 得WB 后再读 这个就是RAW 写后读 要写后哦才能读
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C
WAW 写后写 得A先写 B再写 本来就是这样
WAR 读后写 A读完 B才能写 本来就是这样
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D.
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14C
横轴代表时间 纵轴代表空间 也就是不同的功能部件
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5.7

A 没变
B 在软件层变成两个逻辑处理器 与软件有关
C 对
D 还是一个核 共享资源
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8.D
I 偶数对称 比较好实现
cache一致性 因为多个处理器访问同个内存
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6.1

5.C
其实不是很理解为什么会增减外设
A 不影响
B 单总线 所有数据只能在同一条线 速度变慢
D 减少并行
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总线：
片内总线：芯片内部 CPU芯片内部寄存器与寄存器之间 寄存器与ALU（算数逻辑单元）之间的公共连接线
系统总线：计算机系统内各功能部件（CPU，主存，I/O接口）之间相互连接的总线，

A 不止是主存地址 还有IO接口地址
B 设备 cpu不能直接和外设进行数据传输 C也错
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局部总线：
外部设备1和外部设备2进行交流 直接通过IO总线 不需要通过系统总线 不用占用系统的带宽
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B 与局部总线无关 抗干扰：加绝缘层 编码
C 是由于阻抗不连续等导致的 是物理上的
D 局部总线那块反而独立了 构成疏耦合 联系没有那么紧密了
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C 握手是异步的 一般计算机内部（速度比较近） 圈起来那部分 采用同步的
接口以外连接的设备 或者另外一台计算机 速度不匹配 采用异步

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D终端类型号是地址 位数较多 适合在数据线上传输 而且本身就规定中断类型号在数据线上传输
外设完成IO操作后 借由I/O接口向CPU中断 IO接口向CPU发送数据和信号只能通过数据线和状态线 地址线是单向的 只能由CPU 发出

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猝发传送 要求数据在存储器上是顺序存储的

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B 信号线复用：在不同的时间 信号线传输不同的信息
D 本来 1 3 要使用总线
2 准备数据的时候不用使用总线 但却一直占用着

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故采用分离：但要用到专门的管理部件 通道
1 3 各自申请总线 2把总线让给其他部件
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IV 复用之后 没办法同时传输数据和地址 速率会降低
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31.三通道 相当于三个独立的总线
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全双工 两个方向同时传输 每个方向同时传有效数据2B
每个时钟周期传递两次 每次两边
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6.2

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异步要双方协同
A B都是单方面而已
C 是同步
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C 一次握手需要花费大量的时间 不可能只传送一位
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7.1

B 设备控制器
如果本题有I/O接口也是可以选的
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7.3
2
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缺页中断叫做中断 但属于内部中断 不用执行中断
I 对
II cache缺失是异常
III 正常处理 不用处理
IV 上溢 内中断

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课本第3 ：
就是内中断外中断也要是吧
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机器故障优先级高
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D 本题是执行到某条指令需要输入输出 才进行输入输出 所以不是外中断
A 输入输出在操作系统眼里就是一种特殊的资源 输入输出时必须切换状态 （通过访管指令）进入核心态 所以叫访管中断
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C 程序性中断是其他程序想要执行时所发起的中断
用户输入输出时 是CPU需要用户输入输出 所以是访管中断而不是I/O中断 I/O中断是外设提出要读取主机的数据等操作
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一级中断只有三可去屏蔽中断他 一级屏蔽不了三级的中断

二级最低

三级最高

四级：一 三 可去中断他

14

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A 请求优先级是由硬件排队器实现的
B C 意思一样 响应优先级 中断响应次序 是由硬件决定的

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D 如下图 根据中断响应优先级 先响应程序一 但由于屏蔽字 系统先处理程序三 所以选D
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中断方式： IO在准备工作的时候 CPU在执行主程序 IO在传送数据的时候 CPU在传送数据 不能干自己的
DMA 都是并行的
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D CPU不访存 DMA就可进行周期窃取 比如取指后半段 就可进行周期窃取
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23
A 机器周期 也就是取指后 间址后都可以响应DMA请求
讲课的老师偏向选B 他觉得CPU用完总线后 让出总线给DMA
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26
通道控制：虽然有硬件部分 但还是通过软件控制硬件来执行的 通道指令存放在主存中
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DMAC 是DMA控制器
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本题问的是 软件处理过程
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35
C 中断IO 发生在中断服务子程序 是软件
D 若外部设备速度快 IO中断没法及时处理 中断适合慢速的 鼠标键盘这些
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延迟只是慢一点响应 不算在中断响应里面
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通用寄存器的保护是保存现场 是中断服务子程序执行的
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DMA是硬件 操作系统无法直接和硬件打交道 需要通过设备控制器
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选C 有三种 1停止CPU访存 2周期挪用（周期窃取） 3CPU与DMA交替访存
A.每准备好32位数据 得及时写到内存 否则数据会丢失 （要申请总线使用权） A即DMA请求
而DMA中断是准备好一整块数据时才会发出DMA中断
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A 字符型设备 比较慢的那种
C 中断时间假设无穷大 外设准备好数据 要等无穷时间才能处理好 外设不断写入数据 数据丢失
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Vanranrr
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