RAM学习

RAM学习

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RAM IP核简介

RAM以及FIFO作为跨时钟域的缓存，以及数据缓存有着至关重要的作用，FIFO，分为先入先出，以及标准FIFO，其中RAM是包含地址ADDR，通过分配相应地址进行数据的写入、读取操作，RAM主要分为单口RAM（读写操作不可以同时）、双口RAM（读写操作可以同时）。

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一、单双口RAM

vivado中选择单双口RAM的方法如下图所示：

二、单口RAM的特性

1、读出的数据相对于读使能可以延迟一个clk，或两个clk，下图设置表示，读数据相对读使能延迟两个CLK
!
该处设置可以使读数据相对读使能延迟一个CLK

1.写程序设计

代码如下：
module RAM_top(
input wire clka,
input wire rst_n
);

localparam IDLE =4’b0000;
localparam WRITE =4’b0001;
localparam WAIT_1 =4’b0010;
localparam READ =4’b0100;
localparam WAIT_2 =4’b1000;
reg [15:0] dina;
reg ena;
reg [6:0]addra;
reg wea;
wire [15:0] douta;

reg [7:0] wr_cnt;
reg [7:0] rd_cnt;
reg [7:0] delay_cnt;
reg [3:0] cur_status ;
reg [3:0] nex_status ;
//鐘舵?佹満
always @(posedge clka or negedge rst_n)
begin
if(!rst_n)begin
cur_status<=IDLE;
end
else begin
cur_status<=nex_status;
end
end
always @(*)begin
if(!rst_n)begin
nex_status<=IDLE;
end
case(cur_status)
IDLE :begin
nex_status<=WRITE;
end
WRITE :begin
if(ena&&wea&&wr_cnt8’d127)begin
nex_status<=WAIT_1;
end
else
nex_status<=cur_status;
end
WAIT_1 :begin
if(delay_cnt’d9)
nex_status<=READ;
else begin
nex_status<=cur_status;
end
end
READ :begin
if(~wea&&ena&&rd_cnt8’d127)begin
nex_status<=WAIT_2;
end
else
nex_status<=cur_status;
end
WAIT_2 :begin
if(delay_cnt’d9)begin
nex_status<=WRITE;
end
else
nex_status<=cur_status;
end
default:
nex_status<=IDLE;
endcase
end
always @(posedge clka or negedge rst_n)
begin
if(!rst_n)begin
ena<=1’b0;
end
else if(~wea&&ena&&rd_cnt8’d127&&cur_statusREAD)begin//涓嶄竴鑷?
ena<=1’b0;
end
else if(ena&&wea&&wr_cnt8’d127&&cur_statusWRITE)begin//涓嶄竴鑷?
ena<=1’b0;
end
else if(cur_statusREAD)begin
ena<=1’b1;
end
else if(cur_statusWRITE)begin
ena<=1’b1;
end
end
//鎻忚堪鐘讹拷?锟芥満鐨勮緭锟???璇绘暟鎹?
always @(posedge clka or negedge rst_n)
begin
if(!rst_n)begin
wea<=1’b0;
end
else if(cur_statusWRITE)begin
wea<=1’b1;
end
else if(cur_statusREAD )begin
wea<=1’b0;
end
end
always@ (posedge clka or negedge rst_n)
begin
if(!rst_n)begin
addra<='b0;
end
else if(ena&&addra==8’d127)begin
addra<='b0;
end
else if(ena) begin
addra<=addra+1’b1;
end
end

//璁℃暟锟???
always@ (posedge clka or negedge rst_n)
begin
if(!rst_n)begin
wr_cnt<=8’b0;
end
else if(ena&&wr_cnt==8’d127&&wea)
wr_cnt<=8’b0;
else if(ena)
wr_cnt<=wr_cnt+1’b1;
end

always @(posedge clka or negedge rst_n)
begin
if(!rst_n)begin
rd_cnt<=8’b0;
end
else
if(ena&&rd_cnt==8’d127&&~wea) begin
rd_cnt<=8’b0;
end
//else if(rd_en)begin
else if(ena)begin
rd_cnt<=rd_cnt+1’b1;
end
end

always @(posedge clka or negedge rst_n)
begin
if(!rst_n)begin
delay_cnt<=8’b0;
end
else if(cur_statusWAIT_1||cur_statusWAIT_2)begin
delay_cnt<=delay_cnt+1’b1;
end
else begin
delay_cnt<=8’b0;
end
end

always @(posedge clka or negedge rst_n)begin
if(!rst_n)begin
dina<=18’b0;
end
else if(ena&&wea)begin
dina<=dina+1’b1;
end
end

blk_mem_gen_0 blk_mem_gen_0_inst(
.clka(clka), // input wire clka
.ena(ena), // input wire ena
.wea(wea), // input wire [0 : 0]
.addra(addra), // input wire [6 : 0] addra
.dina(dina), // input wire [15 : 0] dina
.douta(douta) // output wire [15 : 0] douta
);

endmodule

2.仿真结果

总结

BRAM需要注意的有数据延迟的选取；以及根据所需数据量的多少进行选取合适的BRAM，避免造成资源浪费。