Xilinx系FPGA学习笔记（六）RAM的IP核学习

于 2024-09-10 19:13:17 发布
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分类专栏： Xilinx FPGA学习 文章标签： fpga开发 学习 笔记
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块RAM生成

对于RAM来说，也有两种:
在 Memories & Storage Elements 下，一个是 Distributed Memory Generator，另一个是 BlockMemory Generator，这与ROM是类似的

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这里的常规接口和AXI 接口，还是选择选择常规接口 Native。

关于可以生成的RAM有几种类型：单端口 RAM、简单双端口 RAM 和真双端口 RAM（在之前quartus的RAM生成里介绍过）

单端口 RAM：读写一个时钟，读写不能同时进行。
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简单双端口 RAM：相较单端口 RAM，多出一个 PORTB，有两个时钟，可以同时读写，PORTA 只能写数据，PORTB 只能进行读数据。
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真双端口 RAM：两个 PORT，分别有自己的时钟，地址，输入/输出数据端口，两个端口均可进行读写操作
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ECC 全称是 Error Correction Capability，是在简单双端口 RAM 类型下的一种纠错功能，一般选择 NO ECC。

写数据字节使能，如果勾选，写使能信号会根据写数据的字节数生成对应的 bit 数据，1 个字节对应 1bit 写使能，这里字节的大小可以设置为 8 或 9，当这里的选择后，输入输出的数据的位宽就必须是 8 或 9 的整数倍。

算法类型，有三种选项可选，最小面积、低功耗、固定原语

在这里插入图片描述
设置读写的宽度和深度

操作模式设置，这里有三个可选项，这里的设置主要是针对在同时对同一地址进行读操作和写操作时，读出数据是写入的最新数据、该地址原来的数据、读数据不变化。

Write First 模式下的波形，如果仅读出数据而未发生数据的同时读写，则读出存储器以前存储的数据，如果发生数据的同时读写，读出数据为刚从数据总线送入的数据，而不考虑该地址以前存储的数据。

Read First 模式下的波形，同时对同一地址读写，读出数据为上次刚写入该地址以前的数据，忽略正在写数据这一事件对读出数据的影响。

No Change 模式下波形，读出的数据只有在进行读操作但未进行写操作时更新数据，在同时读写数据时，读出数据保持不变

端口使能信号类型设置，一个是一直使能，一个是通过一个 ENA 信号管脚控制，一般选择 Always Enable。

之后是一些输出寄存复位的设置

类似上节的ROM设置， Primitives Output Register 是1 处的寄存器，Core Output Register 是另一处寄存器。
REGCEB Pin 是寄存器使能管脚，如果勾选，会有一个寄存器使能控制管脚用于控制寄存器的使能，如果不勾选寄存器就一直使能状态，不勾选。要得到更好的性能，将这里的两个寄存器都勾选。
在这里插入图片描述
不创建置位/复位端口，需注意这里置位/复位，并不复位RAM 中的数据而是只复位寄存器上的值。

其他的设置默认，Latency 仍然等于 3，因为勾选了两个寄存器

贾saisai
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