使用层次化设计方法设计简易电子钟(VHDL描述)

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前言

简易的电子钟可用于24时计数。建议电子钟是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，但是需要注意的是，小时的范围是从0～23时。

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一、如何设计简易电子钟？

实验的简易电子钟要求的功能具有计时和复位功能。简易电子钟具有四个功能模块。

二、具体实现

1.设计分频器

代码如下（示例）：

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity xover is
 port
    (
	  clk1HZ : in std_logic;
	  clk1 : out std_logic
    );
end xover;
architecture behave of xover is
 signal temp : std_logic;
  begin
   process(clk1HZ)
	 variable count : integer range 0 to 1000 ;
	 begin
	  if(rising_edge(clk1HZ)) then 
	   if count<1000 then
		 count := count+1;
		else 
		 count := 0;
		 temp <= not temp;
		end if;
	  end if;
	 clk1<=temp;
	end process;
end behave;

• 说明

这里需要说明的是，对于结构体内声明的std_logic类型的型的信号，如果没有被赋值，程序一般默认为‘0’.
分频器相当于一个计数器，上述代码设计的分屏器能再接入1000HZ的时钟后，每到时钟上升沿到来count便增一，当记满1000时，输出1.即实现了1000/f功能。

2.设计小时计数器（24进制）

代码如下（示例）：

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity count24 is
 port
     (
      clk,rst,en : in std_logic;
      co : out std_logic;
      qout : out std_logic_vector( 7 downto 0 )		
	  );
end  count24;
architecture behave of count24 is
 signal qh,ql : std_logic_vector( 3 downto 0 );
 signal tco : std_logic;
 begin
  process( clk,rst,en )
   begin
   if(rst='0')then
	 ql<="0000";
	 qh<="0000";
	elsif(rising_edge(clk))then
	 tco<='0';
	 if(en='1')then
	  if(ql=3 and ql=2)then
	   qh<="0000";
		ql<="0000";
		tco<='1';
	  elsif (ql=9) then
	   ql<="0000";
		qh<=qh+1;
	  else
	   ql<=ql+1;
	  end if;
	 end if;
	else
	 qh<=qh;
	 ql<=ql;
	end if;
 
  qout<=qh&ql;
  co<=tco;
 end process;
end behave;

上述代码将一个两位数的十位和个位的数分开来进行操作，结构体中qh代表十位，ql代表个位。当这类似于一个10进制计数器和一个3进制计数器连接在一起，每当十进制数器产生进位时，三进制计数器才开始计数。

3.分钟和秒计数器的设计

由于分钟和秒的计数器均是60进制计数器，所以仅设计一个就可以了。
代码如下（示例）：

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity minORsecond is
 port
    (
	  clk,rst,en : in std_logic;
	  co : out std_logic;
	  qout : out std_logic_vector(7 downto 0)
	  );
end minORsecond;
architecture behave of minORsecond is
 signal qh,ql : std_logic_vector(3 downto 0);
 signal tco : std_logic;
  begin
   process(clk,rst,en)
	 begin
	  if(rst='0')then
	   ql<="0000";
		qh<="0000";
	  elsif (rising_edge(clk))then
	   tco<='0';
		if(en='1')then
		 if(ql=9)then
		  if(qh=5)then
		   ql<="0000";
			qh<="0000";
			tco<='1';
		  else
		   qh<=qh+1;
			ql<="0000";
		  end if;
		 else
		  ql<=ql+1;
		 end if;
		else 
		 qh<=qh;
		 ql<=ql;
		end if;
	 end if;
	 qout<=qh&ql;
	 co<=tco;
	end process;
end behave;

原理与小时计数模块大体相同，这里就不做赘述了。

4. 动态数码关显示控制模块

8位动态数码管显示中要决定某一个数码管显示某一个字型，必须由段码和位码决定。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity scanactive is
 port
     (
	   clk : in std_logic;
		h,m,s : in std_logic_vector(7 downto 0);
		ledag : out std_logic_vector(6 downto 0);
		sel : out std_logic_vector(2 downto 0)
	   );
end scanactive;
architecture behave of scanactive is
 signal key : std_logic_vector(3 downto 0);
 signal sell : std_logic_vector(2 downto 0);
 begin
  p1 : process(clk)
   begin 
	 if rising_edge(clk) then
	  sell<=sell+1;
	 end if;
	  sel<=sell;
	 end process p1;
  p2 : process(sell,s,m,h)
   begin
	 case sell is
	  when "111"=>
	   key <= s(3 downto 0);
	  when "110"=>
	   key <= s(7 downto 4);
	  when "101"=>
	   key <= "1010";
	  when "100"=>
	   key <= m(3 downto 0);
	  when "011"=>
	   key <= m(7 downto 4);
	  when "010"=>
	   key <= "1010";
	  when "001"=>
	   key <= h(3 downto 0);
	  when "000"=>
	   key <= h(7 downto 4);
	  when others=>
	   key<="XXXX";
	 end case;
	end process p2;
	p3 : process(key)
	 begin
	  case key is
	   when "0000"=>
		 ledag<="1111110";
	   when "0001"=>
		 ledag<="0000110";
	   when "0010"=>
		 ledag<="1011011";
	   when "0011"=>
		 ledag<="1001111";
	   when "0100"=>
		 ledag<="1100110";
	   when "0101"=>
		 ledag<="1101101";
	   when "0110"=>
		 ledag<="1111101";
	   when "0111"=>
		 ledag<="0000111";
	   when "1000"=>
		 ledag<="1111111";
	   when "1001"=>
		 ledag<="1101111";
	   when "1010"=>
		 ledag<="0000001";		 
	   when others=>
		 ledag<="0000000";
	 end case;
  end process p3;
end behave;

上述描述，将分、秒、小时用-来作为连接

when others=> ledag<="0000000";

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4.顶层设计

电路图如下

需要注意的是，输出管脚名需要修改一下，否则编译无法通过

关于如何生成器件和器件使用及其他

我们以 Quartus II 13.0sp1 (64-bit)为例

1.生成器件：

在正常编译通过后，我们进行如下操作：

点击Create Symbol即可生成器件。

2.器件的使用

1.创建BLOCK文件之后我们点击标红的部分：

2.弹出如下窗口后，我们点击

3.之后在这个弹窗中选择我们之前编译好的器件

选中，点击ok按钮。
4.再次点击ok按钮

这样就可以使用器件了。

3.其他

有的小问号可能会问为什么我按照上述步骤成功画出了电路图，可是程序会报错呢
例如：

Error: Node instance “xxx” instantiates undefined entity “xxx”

让我们来共同解决此问题。
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我们将需要添加的器件文件全部add，之后点击ok，再重新编译即可通过。
至此，我们完成了层次化设计方法设计简易电子钟的设计部分。