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RSS订阅原创 基于vpk180边缘场景下分布式神经网络训练模型部署
本次推导的网络模型结构如下，其中模型层数共3层，各层神经元个数可重定义。这部分采用xilinx官方提供的aurora64B66B IP，IP配置如下：配置完成后点击run block automation后的界面如下：通过阅读官方手册可知，CIPS与ZYNQ系列不同点在于即使不同PS端也要将其加入工程，因为由它启动硬件系统的初始化工作。
2024-12-05 22:23:58
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原创 基于ZYNQ7020手写数字识别开源项目（ov5640采集+HDMI显示）
项目源码链接（记得关注支持哦）：https://pan.baidu.com/s/1s4oShcBoimdL7HmdEt_rqQ?
2024-01-30 14:42:01
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原创 如何理解C语言中的二维数组？二维数组名的意义是什么？
总结: 二维数组名是一个指向指针的指针; a[i][j]=*(*(a+i)+j)。 (其中a+i表示指针指向了a[i], *(a+i)表示取到了a[i][0]的地址， *(a+i)+j表示取到了a[i][j]的地址， *(*(a+i)+j)表示取到了a[i][j]中的值。)
2023-11-28 14:17:59
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原创 基于FPGA的2FSK调制解调系统
FSK作为数字通信中不可或缺的一种调制方式,其具有抗干扰能力强，不受信道参数的影响的优点，为此，设计合适的FSK调制解调系统便具有重要意义。
2023-10-29 16:20:55
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原创 FPGA时序逻辑中，输出为什么会延后于输入一个周期？
在系统时钟上升沿到来的时候，这时数据D想立即更新传入到输出Q端，但由于D触发器内部的物理连线以及上一级触发器的Q传到这一级D的时间，此时的Q并不能被直接更新成最新的数据输入，因此此时刻所采集到的数据其实是上一时刻传入的D值 ，这也就造成了在时序逻辑电路中，输出会滞后与输入一个时钟节拍的原因。我们先来看下面的这张图，我们的语句是这样写的，在系统时钟上升沿到来的时候，将in的值通过非阻塞赋值的方式赋给输出out，这是的输出将会滞后in一个时钟周期，这是为什么呢？
2023-10-28 14:37:57
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原创 基于Matlab的语音信号分析与处理+简单的小波变换去噪恢复代码（含GUI界面）
语音信号分析与处理部分代码为：[x,fs]=audioread('music.wav'); %打开语音信号sound(x,fs); %播放语音信号N=length(x); %长度n=0:N-1;w=2*n*pi/N;y1=fft(x); %对原始信号做FFT变换figure(1);subplot(2,1,1);plot(n,x) %做原始语音信号的时域波形图title('原始语音信号时域图');xlabel('时间t');ylabel('幅值');subplot(2,1,2);.
2022-01-04 20:48:58
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空空如也
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