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RSS订阅原创 Wireshark抓包分析经验
第二种方法抓包导出原始数据更快，并且也能抓取更大的数据量，如上图，一般个人更推荐使用第二种方法抓包分析，不过也有缺点，就是第二种抓包会把包头的一些数据抓进去，因此在使用Python或者MATLAB处理数据时，可以对把这些包头处理掉，只保留有效数据，笔者就是这样做，在matlab中处理这些数据的。这样做有优点也有缺点，优点是操作简单易上手，缺点是导出原始数据速度比较慢，且有大小限制（导出的最大数据好像是244022KB）超过这个数据大小就会截断数据流，如果要分析的原始数据比较少可以用这个方法。
2024-04-28 22:39:58
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原创 基于串口的HDMI图像显示实验
2.主要是在原框架上进行修改，在VGA的基础上，加入HDMI控制模块，实现VGA转HDMI的控制效果，在基于RS232的VGA图像显示实验基础上，主要做了几处修改，一是把修改时钟，这个主要取决于你所实验的图像显示分辨率以及帧率，比如我这次用HDMI所显示的分辨率是640*480，60帧，算下来差不多需要25M的工作时钟，并且后面HDMI差分输出时钟也需要125M的时钟（可以参考野火FPGA学习内容HDMI的驱动显示。3.最终实验结果如下图。2.模块搭建以及修改。
2024-04-28 21:27:21
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原创 基于ROM的HDMI图像显示
本实验是在学习完野火的HDMI驱动显示后完成的一个拓展，把基于rom的VGA图像显示移植到HDMI驱动上，下面是实现效果。链接：https://pan.baidu.com/s/1TKCV9JiZiPuTAKmUylGFDQ。后续会把野火这个教材的部分强化阶段的实验的拓展训练结果以及代码上传。本实验项目工程提取地方。
2024-04-23 12:47:18
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原创 [USF-XSim-62] ‘elaborate‘ step failed with error(s).
这里还需要注意的是，有时候代码编辑器打开，就算文件已经保存了，但仿真的时候还是会报错，这个时候可以考虑把代码编辑器关掉，然后再运行仿真就行了。后来想到是不是TB文件在仿真过程中没有设置为顶层造成的，就顺着这一思路，Tools >>Settings>>Simulation。仔细检查了一下代码发现也没有报错信息，检查了日志，说是在库工作中对顶级Verilog设计单元进行静态阐述失败。笔者网上查阅了相关报错信息，依然没有解决问题。更换了仿真顶层文件，报错解决，可以进行仿真了。
2024-03-22 11:29:36
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原创 vivado综合时，出现[Synth 8-5833] Design has more instantiated block-RAMs than device capacity.
方法2：如果方法1没有解决问题，那么再把ILA设置的深度改小一些，这样做的原因是，原来设置的ILA深度太大，占用太多资源，所以综合失败，这里改小点就没事了，没有特殊原因，一般设置成1024就可以了。方法1：就是在设置ILA探针的数量以及深度，设置完毕后，第一次进行综合，会出现 报错，那么这时候，关掉VIVADO，再重新综合一次，解决问题。网上查找了一些资料，没有解决这个问题，后来注意到报错信息有提示到ila_EthFlowControl,就想到是不是ILA设置出现问题。最终还是成功解决了问题。
2024-03-06 14:54:18
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空空如也
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