vivado
weixin_47200980
FPGA小白
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[USF-XSim-62] ‘elaborate‘ step failed with error(s).
这里还需要注意的是,有时候代码编辑器打开,就算文件已经保存了,但仿真的时候还是会报错,这个时候可以考虑把代码编辑器关掉,然后再运行仿真就行了。后来想到是不是TB文件在仿真过程中没有设置为顶层造成的,就顺着这一思路,Tools >>Settings>>Simulation。仔细检查了一下代码发现也没有报错信息,检查了日志,说是在库工作中对顶级Verilog设计单元进行静态阐述失败。笔者网上查阅了相关报错信息,依然没有解决问题。更换了仿真顶层文件,报错解决,可以进行仿真了。原创 2024-03-22 11:29:36 · 1321 阅读 · 1 评论 -
vivado综合时,出现[Synth 8-5833] Design has more instantiated block-RAMs than device capacity.
方法2:如果方法1没有解决问题,那么再把ILA设置的深度改小一些,这样做的原因是,原来设置的ILA深度太大,占用太多资源,所以综合失败,这里改小点就没事了,没有特殊原因,一般设置成1024就可以了。方法1:就是在设置ILA探针的数量以及深度,设置完毕后,第一次进行综合,会出现 报错,那么这时候,关掉VIVADO,再重新综合一次,解决问题。网上查找了一些资料,没有解决这个问题,后来注意到报错信息有提示到ila_EthFlowControl,就想到是不是ILA设置出现问题。最终还是成功解决了问题。原创 2024-03-06 14:54:18 · 1393 阅读 · 0 评论