笔者在用vivado软件跑仿真时,出现如下错误:
仔细检查了一下代码发现也没有报错信息,检查了日志,说是在库工作中对顶级Verilog设计单元进行静态阐述失败。
ERROR: [XSIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.
笔者网上查阅了相关报错信息,依然没有解决问题。Vivado [SIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.-CSDN博客 后来想到是不是TB文件在仿真过程中没有设置为顶层造成的,就顺着这一思路,Tools >>Settings>>Simulation
更换了仿真顶层文件,报错解决,可以进行仿真了。
这里还需要注意的是,有时候代码编辑器打开,就算文件已经保存了,但仿真的时候还是会报错,这个时候可以考虑把代码编辑器关掉,然后再运行仿真就行了。