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原创 奇数分频实现(3分频为例子)
原时钟clk通过上升沿和下降沿计数产生时钟clk1和clk2,clk1和clk2相异或产生clk三分频的clk_div3时钟。原时钟clk通过上升沿和下降沿计数产生时钟clk1和clk2,clk1和clk2相或产生clk三分频的clk_div3时钟。原时钟clk通过上升沿和下降沿计数产生时钟clk1和clk2,clk1和clk2相与产生clk三分频的clk_div3时钟。clk1以原时钟clk的2N+1个周期为单位翻转,clk2在clk1时钟的中间点发生翻转。clk1:原时钟clk的上升沿产生。
2023-05-31 21:43:00 837 1
原创 异步FIFO设计(代码篇)
/空信号检测(写指针同步到rd_clk后与读指针进行比较)//满信号检测(读指针同步到wr_clk后与写指针进行比较)//读数据 1 latency。//写指针同步到读时钟域。//读指针同步到写时钟域。//深度16 宽度16。//读指针转换为格雷码。
2023-05-06 15:52:27 335 1
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