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RSS订阅原创 AD7175-2 （一）
#1、 概述AD7175-2是一款低噪声、快速建立、多路复用、2/4(即可配置成为2个全差分通道或配置成4个伪差分)通道 Σ-Δ型模数转换器(ADC)，适合低带宽输入。其最大为50 kSPS (20 µs)。范围为5 SPS至250 kSPS。
2023-09-18 14:02:45
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原创 读取XILINX FPGA的DNA号（以Ultrascale+为例）
1、通过JTAG可直接查看FPGA的DNA号；此方法网上有很多教程，按下不表。但此种方法只能看到FPGA的DNA号，并不能将DNA号被上层读取。此处给出通过该原语读取DNA号的verilog代码，该代码经过仿真和上版验证。2、通过DNA_PORTE2原语读取DNA号；详细解释可参考xilinx官方文档UG570。注意：1、实际上板时将。
2023-07-21 11:28:14
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原创 三态式状态机写uart(适合基础入门)
这次写的uart代码逻辑较为清晰，简单易懂。代码已经过仿真，仿真程序在此没有给出。（如有错误之处，望各位不吝赐教！记得刚参加工作时，我师傅（雷哥）说代码最好用状态机来写，这样往后修改或添加小逻辑时很方便。
2023-06-27 10:54:54
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原创 FPGA时序分析
在做FPGA项目时主要包括两种仿真，即前仿真和后仿真。前仿真主要是对RTL代码的功能仿真，而后仿真却考虑了实现具体功能时的延时的仿真。在做后仿真时既然考虑了整个项目的延时，因此必须要知道时序分析和时序约束两方面的东西。下面主要是对时序分析方面的内容进行学习：首先看下面一个基本的RTL图时钟延时和信号延时在上图整个传输过程中是随处存在的。例如：对于时钟clk而言，时钟到达reg1的时间clk_reg1与时钟到达reg2的时间clk_reg2是不同的，存在延时这一概念。同样信号在寄存器reg1、reg2
2021-11-19 15:16:54
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原创 FPGA_时钟奇分频
在FPGA项目中，对于时钟的偶分频很容易就可以实现，调用相应ipcore即可。但对于时钟的奇分频电泳ipcore是不可能实现的。在这里我清晰的给出实现奇分频的verilog代码，以供我和大家共同学习。有错误之处还望各位不吝指教。以5分频为例，代码如下：module divider_5 ( input sys_clk , input rst_n , output wire clk_div ); parameter N = 5; //分频系数 re
2021-11-15 17:32:28
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空空如也
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