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RSS订阅原创 vivado单bit信号的CDC跨时钟域处理手撕代码
同步机制的目的是安全传递数据，而非保持时间长度。设计时需根据需求选择同步策略（如脉冲同步器、握手协议等）仿真结果与分析：通过打2拍的方法，直接让数据同步到快时钟域下，本来是持续100ns，现在持续105ns；：快时钟域观测到的数据脉宽可能缩短或延长，但原始数据的有效窗口由慢时钟域决定。如果还是采用打两拍的方法，可能会出现采集不到脉冲的情况，所以要换方式；采用打两拍的方法，延迟一个时钟；脉冲宽度会改变，但是不影响同步结果。在快时钟域下，对脉冲进行扩宽。方法一：脉冲展宽+同步。
2025-07-17 17:17:28
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原创 vivado手撕Verilog同步FIFO代码（用自定义双端口RAM+指针控制逻辑设计FIFO版本）
【数字IC设计、FPGA秋招面试笔试考点之手撕同步FIFO】 https://www.bilibili.com/video/BV1Lf421z7XQ/?在命名的时候，i_都是输入；代码来自B站数字逻辑军。
2025-07-17 10:28:26
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原创 vivado手撕Verilog同步FIFO代码（调用ip核版本）
本文介绍了同步FIFO的设计与实现方法。首先阐述了FIFO的基本概念，包括其空满判断机制、深度和宽度定义，以及与RAM的区别。然后详细讲解了在Vivado中配置FIFO IP核的步骤，包括接口模式选择、读写参数设置等关键选项。接着给出了FIFO读写子模块的Verilog实现代码，其中重点说明了状态机设计以及空满信号检测机制。最后提供了顶层模块的例化方法和测试平台搭建过程。整个设计采用状态机实现FIFO读写控制，通过检测空满信号的边沿来确保数据可靠传输，并在读写操作间加入适当延迟以避免冲突。仿真结果验证了设计
2025-07-15 19:47:31
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原创 IEEE论文latex参考文献注意事项（bib）
Proc. lEEE Int. Symp. Circuits Syst.是international symposium on circuits and systems（会议全称）的IEEE缩写形式，然后 (ISCAS) 是会议简称形式。2. 很多人熟悉的外国人姓名排列顺序为名在前，姓在后，但是在 IEEE 格式的 bib 文件中，是姓在前，名在后。6. - 参考文献中作者人数少于等于六个需要给出全部作者姓名，多于七个要用"第一作者+et al.(需斜体)"，例如，G. Li。第一行是控制文献显示格式的。
2025-05-15 09:20:31
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原创 【HDLBits刷题】HDLBits_Verilog学习笔记Ⅲ——Circuit_Combinational Logic_Multiplexers
b:a;endmodule。
2024-07-03 22:07:58
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原创 【HDLBits刷题】HDLBits_Verilog学习笔记Ⅲ——Circuit_Combinational Logic_Basic Gates
感觉这一小节都偏向于小练习。
2024-07-03 21:49:58
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原创 【HDLBits刷题】HDLBits_Verilog学习笔记Ⅱ——Verilog Language_More Verilog Features
Verilog 有一个三元条件运算符 (?: )，与 C 非常相似：(condition?这可用于根据一行中的条件 (mux！) 选择两个值中的一个，而无需在组合 always 块中使用 if-then。示例：(0?3 : 5) // 这是 5，因为条件为假。(sel?b : a) // 由 sel 选择的 a 和 b 之间的 2 对 1 多路复用器。always @(posedge clk) // T 触发器。~q : q;always @(*) // 单输入 FSM 的状态转换逻辑。
2024-07-03 19:56:09
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原创 HDLBits_Verilog学习笔记Ⅰ——Verilog Language_Procedures
左边必须要是net类型（例如wire）左边必须是变量类型（例如reg）组合逻辑: always @(*)时序逻辑: always @(posedge clk)时序逻辑always块相对于组合逻辑always块的不同点在于输出端多了一组触发器或寄存器连续赋值： (assign x=y;) // 不能在过程块（always块）内使用；过程阻塞赋值： (x=y;) // 只能在过程块内使用；过程非阻塞赋值： (x<=y;
2024-07-03 10:19:53
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空空如也
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