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RSS订阅原创 【HDLBits刷题】HDLBits_Verilog学习笔记Ⅲ——Circuit_Combinational Logic_Multiplexers
b:a;endmodule。
2024-07-03 22:07:58
283
原创 【HDLBits刷题】HDLBits_Verilog学习笔记Ⅲ——Circuit_Combinational Logic_Basic Gates
感觉这一小节都偏向于小练习。
2024-07-03 21:49:58
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原创 【HDLBits刷题】HDLBits_Verilog学习笔记Ⅱ——Verilog Language_More Verilog Features
Verilog 有一个三元条件运算符 (?: )，与 C 非常相似：(condition?这可用于根据一行中的条件 (mux！) 选择两个值中的一个，而无需在组合 always 块中使用 if-then。示例：(0?3 : 5) // 这是 5，因为条件为假。(sel?b : a) // 由 sel 选择的 a 和 b 之间的 2 对 1 多路复用器。always @(posedge clk) // T 触发器。~q : q;always @(*) // 单输入 FSM 的状态转换逻辑。
2024-07-03 19:56:09
809
原创 HDLBits_Verilog学习笔记Ⅰ——Verilog Language_Procedures
左边必须要是net类型（例如wire）左边必须是变量类型（例如reg）组合逻辑: always @(*)时序逻辑: always @(posedge clk)时序逻辑always块相对于组合逻辑always块的不同点在于输出端多了一组触发器或寄存器连续赋值： (assign x=y;) // 不能在过程块（always块）内使用；过程阻塞赋值： (x=y;) // 只能在过程块内使用；过程非阻塞赋值： (x<=y;
2024-07-03 10:19:53
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空空如也
空空如也
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