要求:构建100位脉动进位加法器 采用循环生成语句
《Verilog HDL数字设计与综合》p103
思路:实例化100个1bit加法器
error:进位时bit长度错误 对于整体而言加上输入input cin 总共有101个进位bit,输出要输出最后100个;
行为级描述 --根据之前的1bit加法器 {cout,sum}= a+b+cin
代码:
module top_module(
input [99:0] a, b,
input cin,
output [99:0] cout,
output [99:0] sum );
wire [100:0] carry;
assign carry[0]=cin;
genvar i ;
generate for(i=0;i<100;i=i+1)
begin:add_loop
assign {carry[i+1],sum[i] }=a[i]+b[i]+carry[i] ;
end
endgenerate
assign cout = carry[100:1];endmodule