FPGA基础入门实践
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王平渊
流量操盘手，主要从事互联网知识付费项目研发工作，专注于跨平台引流以及私域变现。
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【FPGA】Verilog：利用 4 个串行输入- 串行输出的 D 触发器实现 Shift_register
寄存器（Register）是顺序逻辑电路中使用的基本组成部分之一。寄存器用于在数字系统中存储和处理数据。寄存器通常由位（bit）构成，每个位可以存储一个0或1的值。通过寄存器，可以设计出计数器、加法器等各种数据处理电路。原创 2024-11-25 16:10:23 · 368 阅读 · 0 评论 -
【FPGA】Verilog：理解德摩根第一定律： ( ̅A + ̅B) = ̅A x ̅B
理解德摩根定理和布尔函数的运作，并编写逻辑表达式。原创 2024-11-06 22:24:25 · 321 阅读 · 0 评论 -
【FPGA】Verilog：全减器与半减器 | Full Subtractor | Half Subtractor
如果说加法器是用于加法运算的逻辑电路，那么减法器就是用于减法运算的逻辑电路。原创 2024-07-02 06:32:03 · 579 阅读 · 4 评论 -
【FPGA】Verilog：全加器与半加器 | Full Adder | Half Adder
值的加法运算逻辑电路，全加器不仅可以包括输入值，还可以将进位值纳入加法运算，是实现各种运算电路的基本运算电路。原创 2024-06-04 00:02:12 · 489 阅读 · 3 评论 -
【FPGA】Verilog：2-bit 二进制比较器的实现（2-bit binary comparator）
A1 和 A2 组成一个2位数，B1 和 B2 组成另一个2位数。原创 2024-05-27 20:23:01 · 939 阅读 · 2 评论 -
【FPGA】Verilog：奇校验位生成器的实现（Odd Parity bit generator）
解释奇数奇偶校验位生成器和检查器的仿真结果及过程。原创 2024-05-26 19:25:11 · 474 阅读 · 2 评论 -
【FPGA】Verilog：奇校验位检查器的实现（Odd Parity Bit Checker）
奇校验位检查器负责检查输入位（4位）和校验位，以确定是否发生错误。原创 2024-05-26 13:28:14 · 729 阅读 · 0 评论 -
【FPGA】Verilog：解码器 | 编码器 | 多路复用器（Mux, Multiplexer）
解码器是根据输入信号在多个输出位中选择一个输出位的装置。原创 2024-05-25 17:10:11 · 1086 阅读 · 2 评论 -
【FPGA】Verilog：奇偶校验位发生器 | 奇偶校验位校验器
奇偶校验位是用来检查数据传输过程中是否发生错误的位。奇偶校验位用于检查数据传输过程中是否发生错误。它可以通过在整个数据位上增加一个位来实现，通常在要传输的数据位较小且不太可能出错时使用。当要传输的数据量较小且出错概率较低时，就会使用奇偶校验位。原创 2024-02-10 19:54:02 · 999 阅读 · 0 评论 -
【FPGA】Verilog：7-Segment Display | 七段式数码管的工作原理 | 阳极型和阴极型 (Anode Type, Cathode Type) | 实现七段式显示器
七段数码管是利用多重输出功能的非常有用的元件。该元件用于字符化，如十进制、十六进制数等。适当配置 7 个LED元件，如图（a）所示，在每个端子上施加电压（logic "1"），使其发光，从而呈现字形（图b）。原创 2024-02-10 19:00:31 · 625 阅读 · 0 评论 -
【FPGA】Verilog 实践：优先级编码器 | Priority encoder
为优先级编码器构建一个逻辑电路，使得该电路适用于所有输入形式 (16种)，而不仅仅是 4 到2 编码器的 4 种形式。原创 2023-12-23 23:59:59 · 1561 阅读 · 5 评论 -
【FPGA】Verilog 实践：MUX 多路复用器 | Multiplexer | 实现 4 到 1 线路多路复用器
解释 4 到 1 线 MUX 的结果和仿真过程。(写出代码、真值表)原创 2023-12-18 22:30:34 · 2549 阅读 · 8 评论 -
【FPGA】Verilog：编码器 | 实现 4 到 2 编码器
解释 4 到 2 编码器的结果和仿真过程。(包括真值表和 k 映射图的创建）原创 2023-12-17 19:09:59 · 2869 阅读 · 9 评论 -
【FPGA】Verilog：解码器 | 实现 2-4 解码器
解释 2 至 4 解码器的结果和仿真过程 (包括真值表创建和 k 映射、AND 门）。原创 2023-12-16 18:58:41 · 1065 阅读 · 4 评论 -
【FPGA】Verilog：BCD 加法器的实现 | BCD 运算 | Single-level 16 bit 超前进位加法器 | 2-level 16-bit 超前进位加法器
提供关于 BCD 加法器的结果和模拟过程进行说明（Verilog源代码，输出示例，详细描述过程）。原创 2023-12-08 15:59:47 · 3140 阅读 · 29 评论 -
【FPGA】Verilog：二进制并行加法器 | 超前进位 | 实现 4 位二进制并行加法器和减法器 | MSI/LSI 运算电路
被加数和加数的各位能同时并行到达各位的输入端，而各位全加器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个进位链。原创 2023-12-04 00:56:33 · 3773 阅读 · 26 评论 -
【FGPA】Verilog：JK 触发器 | D 触发器 | T 触发器 | D 触发器的实现
JK 触发器是 RS 触发器和 T 触发器的组合。它有两个输入端 J 和 K，如果两个输入端都等于 1，则将当前值反转。原创 2023-11-28 20:28:05 · 5509 阅读 · 9 评论 -
【FPGA】Verilog：实现 RS 触发器 | Flip-Flop | 使用 NOR 的 RS 触发器 | 使用 NAND 的 RS 触发器
触发器（Flip-Flop）是一种带有时钟的二进制存储设备，用于存储 0 和 1 的值。只有在时钟信号的边沿转换时，存储的 0 或 1 的值才会改变。原创 2023-11-19 18:55:35 · 2084 阅读 · 2 评论 -
【FPGA】Verilog：升降计数器 | 波纹计数器 | 约翰逊计数器 | 实现 4-bit 升降计数器的 UP/DOWN
本章我们将实现4bit升降计数器。原创 2023-11-18 01:37:00 · 3494 阅读 · 35 评论 -
【FPGA】Verilog：十进制计数器 | 实现 4-bit 2421 十进制计数器 | 有限状态机（FSM）
Verilog 实现 4-bit 2421 十进制计数器。原创 2023-11-13 20:05:56 · 1232 阅读 · 4 评论 -
【嵌入式设计】Main Memory：SPM 便签存储器 | 缓存锁定 | 读取 DRAM 内存 | DREM 猝发（Brust）
讲解Main Memory (DRAM)的理论知识，了解便签存储器和缓存锁定的概念。原创 2023-11-13 16:08:45 · 5770 阅读 · 0 评论 -
【FPGA】Verilog：计数器 | 异步计数器 | 同步计数器 | 2位二进制计数器的实现 | 4位十进制计数器的实现
实现2位二进制计数器和4位十进制计数器。原创 2023-11-11 16:53:11 · 10182 阅读 · 28 评论 -
【FGPA】Verilog：移位寄存器 | 环形计数器 | 4bit移位寄存器的实现 | 4bit环形计数器的实现
本章我们将实现 4bit移位寄存器，4bit环形计数器。原创 2023-11-10 12:52:27 · 8922 阅读 · 22 评论 -
【FGPA】Verilog 序列检测器：有限状态机FSM | 米利型状态机(Mealy) | 摩尔型状态机 (Moore) | 实现Mealy Sequence 1101
状态机设计是一种使用 Flip-Flop 电路设计技术之一。通过定义整体操作为若干状态，根据用户输入或内部操作的结果，将操作移动到下一个状态的原理。原创 2023-11-09 17:16:45 · 1874 阅读 · 17 评论 -
【计算机架构】程序指令计数 | 功耗计算 | 电力功耗 | 安德尔定律（Amdahl‘s Law）
程序的指令计数（Instruction Count）由程序本身、ISA（指令集架构）和编译器决定。这表示一个程序中包含的指令数量受到程序编写方式、计算机体系结构和编译器的影响。原创 2023-11-06 20:25:42 · 1464 阅读 · 3 评论 -
【FPGA基础入门实践】Verilog 基本项目操作逐步演示
与门可以具有两个或更多的输入，并返回一个输出。当所有输入值都为 1 时，输出值为 1。如果输入值中有任何一个为 0，则输出值为 0。原创 2023-08-13 10:16:57 · 1864 阅读 · 49 评论 -
【FPGA】Verilog：锁存器 Latch | RS Flip-Flop 与 D Flip-Flop 的实现
本章将理解 RS/D 锁存器的概念，了解 RS/D/JK 触发器的概念，使用 Verilog 实现各种锁存器 (Latch) 和翻转器 (Flip-Flop)，并通过 FPGA 验证用 Verilog 的实现。原创 2023-05-17 12:25:41 · 4784 阅读 · 56 评论 -
【FPGA】Verilog：MSI/LSI 组合电路之解码器 | 多路分解器
本章将理解编码器与解码器、多路复用器与多路分解器的概念，通过使用 Verilog 实现多样的解码器与多路分解器，通过 FPGA 并使用 Verilog 实现。原创 2023-03-06 08:10:23 · 2814 阅读 · 76 评论 -
【FPGA】Verilog：实现十六进制七段数码管显示 | 7-Segment Display
理解七段显示器的概念，并使用 Verilog 实现。生成输入信号后通过仿真确认各门的动作，通过 FPGA 检查在 Verilog 中实现的电路的操作。原创 2023-02-19 09:00:00 · 8258 阅读 · 67 评论 -
【FPGA】Verilog 实践：奇偶校验生成器 | 奇偶校验检查器 | 2-bit 二进制比较器
Parity bit Generator/Checker 和 2bit binary comparator 的了解和确认动作。使用Verilog 进行 Parity bit Generator/Checker、2bit binary，实施 comparator，生成输入信号后确认通过模拟器实现的每个 Gate 操作，通过 FPGA 验证 Verilog 实现的电路的行为。原创 2023-02-06 13:50:38 · 3414 阅读 · 78 评论 -
【FPGA】Verilog 实践：半加器与全加器 | 半减器与全减器 | Code Converter
本章主要理解加法器和减法器的概念，并了解 Code converter 的概念。使用 Verilog 实现多种加法器、减法器和代码转换器，通过 FPGA 验证 Verilog 实现的电路的行为。原创 2023-02-04 06:15:59 · 5297 阅读 · 71 评论 -
【FPGA】Verilog 实践：狄摩根定律 | 布尔方程 | 1bit 比较器
为了解狄摩根定理和布尔函数的行为，我们使用 Verilog 实现狄摩根定律和布尔函数的行为。生成输入信号后，验证通过仿真实现的结果。原创 2023-01-21 10:18:03 · 1563 阅读 · 14 评论 -
【FPGA】基本实验步骤演示 | Verilog编码 | 运行合成 | 设备/引脚分配 | 综合/实施 | 设备配置 | 以最简单的逻辑非为例
本章的目的是让你理解与门、或门和非门的行为，并使用 Verilog 语言实现多输入与门、或门和非门。在生成输入信号之后，你需要通过模拟来验证这些门的操作，并使用 FPGA 来验证 Verilog 实现的电路的行为。原创 2023-01-03 19:48:18 · 2909 阅读 · 56 评论 -
【FPGA】Verilog 基础速览 | 数据类型 | HDL常数声明 | Timescale | 操作符 | 阻塞语句 | 非阻塞语句
本章将对 Verilog 进行简要介绍，并对其基本特性进行讲解说明。之后，我们将按步骤演示如何使用 Vivado 创建简单项目。手动实践部分将根据我们提供的 .v 和 .tb 代码，跟着步骤跑出 Simulation 结果即可。原创 2023-01-02 13:41:44 · 971 阅读 · 21 评论