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verilog
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数字航海士
这个作者很懒,什么都没留下…
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Verilog中的‘repeat‘关键字:使用方法与技巧
Example2中,repeat (3) @(posedge clk);语句后有一个分号,也就是空语句,什么都不执行,当遇到3次时钟上升沿后,才会执行adder1原创 2024-01-13 16:03:13 · 2281 阅读 · 1 评论 -
轻松驾驭FPGA设计:揭秘最实用的带源码IP开源网站
HDL在这方面开源的并不多,但是我个人认为fpga4fun和opencores在这些里面就属于前二,完善的社区及完整的HDL代码是主要原因。其他的也是很完美的平台,大家斟酌使用。参考:OpenFPGAt=N7T8t=N7T8t=N7T8t=N7T8t=N7T8t=N7T8t=N7T8。原创 2024-01-11 20:25:50 · 1577 阅读 · 0 评论 -
Verilog语言中generate的用法
generate -if 语句不需要 genvar,可以不对 generate 块进行命名,而且可以不写 begin / end。由于在一个 generate - if 语句中通过判断语句最多执行一个代码块,所以对各个代码块用相同名称命名是合法的,且有助于保持对代码的层次化引用。在 generate - for 循环结构中,可以对 generate 块命名,会创建一个generate块实例数组,如果未命名,有些仿真工具会出现警告。需要注意的一点是,在 generate 块中的判断条件必须是常量!原创 2024-01-07 21:26:50 · 2513 阅读 · 0 评论