【IC】VHDL 与 Verilog HDL

VHDL

VHDL (VHSIC Hardware Description Language) 是美国国防部于 1983 年开发的一种硬件描述语言（hardware description language (HDL)），它可以在从系统级到逻辑门的多个抽象级别上对数字系统的行为和结构进行建模，用于设计输入、文档和验证目的。

它的语法类似 Ada，例如一个简单的与门：

-- (this is a VHDL comment)
/*
    this is a block comment (VHDL-2008)
*/
-- import std_logic from the IEEE library
library IEEE;
use IEEE.std_logic_1164.all;

-- this is the entity
entity ANDGATE is
  port ( 
    I1 : in std_logic;
    I2 : in std_logic;
    O  : out std_logic);
end entity ANDGATE;

-- this is the architecture
architecture RTL of ANDGATE is
begin
  O <= I1 and I2;
end architecture RTL;

Verilog HDL

Verilog HDL 由 Prabhu Goel, Phil Moorby 和 Chi-Lai Huang 在 1984 年发明，也是一种 HDL，常用于 IC 设计和验证（RTL）
它的语法类似 C，例如两个触发器（flip-flop）：

module toplevel(clock,reset);
  input clock;
  input reset;

  reg flop1;
  reg flop2;

  always @ (posedge reset or posedge clock)
    if (reset)
      begin
        flop1 <= 0;
        flop2 <= 1;
      end
    else
      begin
        flop1 <= flop2;
        flop2 <= flop1;
      end
endmodule