Verilog
文章平均质量分 54
天才少女LUY
这个作者很懒,什么都没留下…
展开
-
用Verilog语言实现三位四选一多路选择器
一.要求: 设计一个三位 4 选 1 多路选择器电路,用 Verilog HDL 语言编写代码。二.设计原理:三.设计过程:module FourOne(d1,d2,d3,d4,w,f,en); input [2:0]d1; input [2:0]d2; input [2:0]d3; input [2:0]d4; input[1:0]w; input en; output reg[2:0] f; always @ (d1 or d2 or d3 or d4 or w or en)原创 2022-01-19 22:24:07 · 2788 阅读 · 0 评论 -
利用Block Design在Vivado实现三位四选一多路选择器
一.要求:利用Block Design设计一个三位 4 选 1 多路选择器电路二.实验原理:真值表:Block Design原理图三.设计过程Block Design 将自己编写的与门,非门和或门封装成三个独立的 IP 核,在另一个 Project 中导入后,进行连线设计,然后写出 design 代码。1)编写与门,或门,非门1.与门:输入的每一位都和 S0,S1 相与module andGate #(parameter SIZE = 3)(input s0, input s1, in原创 2022-01-19 22:13:19 · 5818 阅读 · 0 评论