用Verilog语言实现三位四选一多路选择器

一.要求: 设计一个三位 4 选 1 多路选择器电路，用 Verilog HDL 语言编写代码。

二.设计原理:

三.设计过程：

module FourOne(d1,d2,d3,d4,w,f,en); 
input [2:0]d1; 
input [2:0]d2; 
input [2:0]d3; 
input [2:0]d4; 
input[1:0]w; 
input en; 
output reg[2:0] f; 
always @ (d1 or d2 or d3 or d4 or w or en) 
begin
	if(en==0) 
		f=0;
	else
	begin 
	 	case(w) 
	 	2'b00:f=d1; 
	 	2'b01:f=d2; 
	 	2'b10:f=d3; 
	 	2'b11:f=d4; 
	 	endcase 
	 end 
	end 
endmodule

四.仿真

1.仿真代码

module try(); 
reg [1:0]w1; 
reg [2:0] s1; 
reg [2:0] s2; 
reg [2:0] s3; 
reg [2:0] s4; 
wire [2:0] out; 
reg en; 
FourOne tyeone(s1,s2,s3,s4,w1,out,en); 
initial 
	begin
		s1 = 001; 
		s2 = 010; 
		s3 = 011; 
		s4 = 100; 
		w1 = 2'b00; 
		en = 1; 
		#100 
		w1 = 2'b01; 
		#100 w1 = 2'b10; 
		#100 w1 = 2'b11; 
		#100
		$stop; 
		$finish; 
	end
endmodule

2.仿真结果

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