- 博客(2)
- 收藏
- 关注
RSS订阅原创 Verilog一位数比较器的三种语言描述方式
一：一位比较器原理 原理图 1位比较 Xi : Yi 大于Great：Li1 = Xi ~ Yi 小于Less： Li2 = ~ Xi Yi 等于Equal：Li3 = ~ (Xi ^ Yi)（同或/异或非） Lij第1个下标表示位数，第2个下标表示大小关系1大、2小、3相等，只有一个下标时表示大小关系。 注意：对于三个比较结果，已知其中任意两个，可以用或非门求得第三个，即L2 = ~ (L1 + L3)，1-2-3的位置任意互换。 如已知Great和Equal，则Less = ~ (Great + Eq
2022-06-01 22:27:40
930
原创 Verilog HDL基本结构行为描述
1：门级描述 这两种描述的时候，使用默认的wire即可。这两种描述方式，本质上都是直接使用逻辑门门级描述是显式地使用了门级原语数据流描述其实是隐式地使用门级原语，因为他是直接描述数据在寄存器直接的流动关系，本质上，还是在阐述逻辑门的使用。 2：数据流描述是以连续赋值语句为基石的描述方式，其左值必须是线网类型，右值无要求。 一：建立新项目： 1：【File】→【New Project Wizard 2：点击【Next > ) 3：选择工程保存路径及工程名，然后点击【Next >】。 4：根
2022-05-26 13:08:18
289
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人