数字逻辑---头歌实训作业---加法器设计（Verilog）

第1关：全加器的设计—门级原始结构方式

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本关卡最终答案：

 

任务描述

本关任务：使用门级原始结构方式描述全加器。

相关知识

全加器

全加器FA（Full Adder）是实现两个1位二进制数（x、y）和来自低位进位（Ci或Cin）相加，产生和（s）与进位输出（Ci+1或Cout）的组合逻辑电路。电路原理图如下：

逻辑电路的结构化定义

Verilog包含了一系列与通用逻辑门电路对应的门级原始结构，一个逻辑门可以通过定义其函数名、输入和输出来表示。门级原始结构可以用于定义较大规模的电路。 门级原始结构又称门实例化 gate instantiation，语法如下：

1. gate_name [inst_name](output_port,input_port{,input_port});

例如，一个2输入与门，其输出为y，输入为x1和x2，则该与门可以表示为：

1. and( y, x1, x2 );

一个3输入或门，可以定义为：

1. or( y, x1, x2, x3 );

一个3输入异或门，可以定义为：

1. xor( y, x1, x2, x3 );

编程要求

根据上述电路图，在右侧编辑器中补充代码，注意接口信号以右侧代码中的命名为准。

测试说明

平台会对你编写的代码进行测试。

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