\cadence画版图时出现pcell eval failed问题 - 数字IC设计讨论(IC前端|FPGA|ASIC) - EETOP 创芯网论坛 (原名:电子顶级开发网) - cadence layout 中调用器件无法显示,出现pcell eval failed。求助~~~~ - 第2页 - Analog/RF IC 设计讨论 - EETOP 创芯网论坛 (原名:电子顶级开发网) - 参考 按住shift选择左边的任意一个layer,弹出display resource editor,点击左上角file-load display.drf(在自ic己工i艺库中找)