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RSS订阅原创 virtuoso 仿真波形横纵坐标互换
首先在ADE-tools-results browser中找到两个节点的电压表达式，输入进wavevswave函数。如题，进行dc扫描时，有时需要横纵坐标互换。
2024-12-08 01:00:00
525
原创 cadence error
原因：这种情况一般出现在改过symbal之后。symbal识别错误。解决办法：从原理图重新生成symbal，modify。
2024-07-24 10:09:45
652
原创 tran noise和pss+pnoise仿真jee(绝对jitter)
使用pss+pnoise仿真jee(绝对jitter)，pnoise仿真的noise type选择jitter，结果窗口选择pnoise jitter，function选择jee，signal level选择rms，modifier选择second。减去基频的处的信号幅值(参考文本2.2)，得到相位噪声。点击pss的输出窗口，function选择voltage，sweep选择spectrum，singal level选择rms，modifier选择dB20，可以得频谱图，查看基频的信号幅值。
2024-07-23 09:35:26
3830
原创 MOM电容寄生参数重复提取
ps:用gate level可以大致估算一下数量级，如果transistor level提出来的mom电容连接点的地方比gate level提取出来的高了好几倍，就说明transistor level把mom电容本身的容值也加进去了。②Transistor level精度高用这个，它是把电容打散，因此既会抽取电容本身的电容，还会抽取电容打散的金属间的寄生电容，还会抽取两个电容之间金属的寄生电容，对于Transistor level重复提取的解决办法就是在pex进行语句输入，屏蔽掉MOM电容。
2024-07-22 00:00:00
2018
1
原创 ADE XL后仿真问题
双击XL的test，ADE-set up-design-view name 改成config。用config后仿，ADE Explorer老是是前仿，不是后仿。
2024-07-15 00:00:00
498
原创 virtuoso无法启动
解决办法：在home路径下，cds.log文件旁边还有一个XX.cdslck文件，把.cdslck删除即可正常启动virtuoso。
2024-07-02 16:01:13
1214
原创 spectre仿真器中断
原因：spectre仿真器可能仿不了这么大容量的仿真，换仿真器吧。问题描述，跑比较大的tran仿真的时候，仿真突然中断。
2024-06-29 00:00:00
1238
原创 ADE XL 扫描变量
在ADE XL左侧的data view栏里面，global variables 里面右击变量，edit variable可以设置变量。
2024-06-18 09:23:46
644
原创 virtuoso原理图无法编辑
解决方法： 到工程目录的schematic文件夹下找到sch.oa.cdslck.RHEL30.XXX-eda.21423和sch.oa.cdslck`全部删掉即可正常。
2024-06-04 14:36:47
1702
原创 ams仿真将一组输出波形转化为所对应的十进制code
virtuoso ADE XL ams仿真将一组输出波形转化为所对应的十进制code。输入波形翻转电压，起个名字。
2024-05-31 15:22:35
434
原创 ams error
最终发现，因为从别人那边直接copy过来的，config里面的library还是别人的库，所以我check and save 自己的库没用。所以要在config-top cell-edit里面把库改成自己的，再check and save。刚开始做ams仿真的时候，遇到一个傻X问题，copy了别人的库，直接做ams仿真发现出现如下error，然后按照步骤去check and save，发现没用。
2024-05-30 14:22:47
426
原创 gmid法问题
或者ADE-Tools-results browser里面psf文件夹里面的dcOpinfo里面可以看到每个管子的所有参数，将参数右击送到calculator里面即可。使用gmid法的时候，点击calculator里面的os，list没有gm，id等参数。解决办法：点击op，op的list里面有相关参数。
2024-05-24 09:01:03
506
原创 virtuoso修改仿真曲线的线宽
方法：CIW-display resource manager-edit 修改y0-y9的line style ，保存.drf文件，load.drf文件。
2024-05-22 13:56:15
1138
原创 pdk 说明文档介绍
文件1：不同温度下MOS管的Vgs、Vds曲线，噪声曲线。可变电容的特性曲线，电阻阻值的曲线。器件的mismatch。1、pdk提供的器件，每个器件的端口，CDF parameter，尺寸选择。文件2：MOS在不同corner下的Vth，idsat。2、位置：$pdk/docs/PCell_Library。
2024-05-21 15:38:39
1038
原创 PDK安装及简介
SCC018UG_UHD_RVT_V0p4a文件apl/astro/cdb/cdl/celL_listdoc/Datasheetfastscan/gds/lef/phy_lib/symbol/verilog/SP018MSD5SVP_V0p2文件apollo/doc/Datasheetibis/lef/syn/verilog/
2024-05-15 20:24:38
6043
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原创 sigma delta调制器
为了介绍SD转换器的概念，让我们从sigma调制器开始，如图所示，其中量化器采样的误差信号是输入信号和反馈信号之间的差或增量。反馈信号是输出的积分。因此，如果Vx
2024-05-15 07:43:37
4857
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原创 PLL-分频器
分频器的性能一般用四个参数来规定:(1)分频比，(2)最大允许输入频率fmax，(3)功耗，(4)最小允许输入电压摆幅(也叫“灵敏度”)。虽然分频器的相位噪声也很重要，但在大多数情况下它可以忽略不计。把一般分频器的输入灵敏度画成输入频率的函数。我们期望更高的频率需要更大的输入波动。其中灵敏度Vp是输入频率的函数。该图上的每个点代表一个fmax对应于某一输入摆幅。当f > f1时，无论摆幅有多大，电路都会失效。当输入为零时，一些分频环可以作为振荡器，表现出如右图的行为。
2024-05-15 00:00:00
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1
原创 基于差分对的环形振荡器
采用大晶体管的三级环可以获得最佳的FOM。另一方面，四级环的优点是产生更大的电压波动和相位，是45度的整数倍。综上所述，在各种调谐技术中，我们更喜欢连续变容调谐和开关电容器进行粗控制。这种设计在调谐特性中受到的平坦区影响更小。
2024-05-06 20:50:10
4730
原创 基于反相器的环形振荡器，功耗，相噪，频率折中
总之，如果希望将环的振荡频率降低到理想值，最好的解决方案是增加晶体管的沟道长度;次佳解决方案是增加阶段数量。长沟道晶体管的拓扑结构在1/ f2和1/ f3结构中都表现出最高的FOM。参考：拉扎维，Design of CMOS Phase-Locked Loops。
2024-04-30 16:47:14
7090
原创 VCO 理论模型
VCO给定一个电压，输出一个频率，电压跟频率的关系近似线性，其斜率即为Kvco（单位Hz/V，在PLL环路分析中需要乘2π）。瞬时频率为：时域上，一般正弦信号写成，其中为相位。所以相位随时间的变化是线性的，其斜率为，相位在半个周期内穿过π的倍数，有。对于VCO而言，有相位为，相位斜率为。假设随时间变化，即相位斜率随时间变化，则总的相位=对瞬时频率的积分=相位斜率对时间的积分。其中，第二项被称为额外相位：PLL中主要是对相位差感兴趣，相位差/Vcont即为VCO的传输函数。
2024-04-29 12:49:45
1470
原创 PSS仿真收敛性问题
在pss的仿真界面，run transiet下面有个stop time(tstab)时间，加大该时间(我设置的时间是＞50个周期，仅供参考)。跑pss仿真，本来是可以跑通的，突然再跑的时候出现error。
2024-04-25 20:36:13
3677
原创 Endnote 参考文献 序号对齐
打开Enfdnote，点击Tools-Output Styles-Edit“自己的格式文件”，（备注：不同版本的Output Styles的位置不一样，我这个版本是这样打开，其他博主的Output Styles打开方式与我不同）问题描述：想要Engnote插入的参考文献需要后自动对齐，不需要悬挂缩进，悬挂缩进会导致中文和英文文献也对不齐，还有就是参考文献序号从9变成10的时候也会导致文献无法对其。修改系统自带的参考文献的格式，点击格式-制表符。修改段落，悬挂缩进2.51字符。输入2.51字符，点击确定。
2024-03-07 17:27:51
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原创 在simulink使用model linearizer 求电路传输函数
勾选Result Viewer ，点击线性化按钮。打开simulink，设置好变量，画好图。线性化结束之后，弹出的窗口里选择传输函数。点击输入线，点击菜单栏的输入扰动。点击输出线，点击菜单栏输出测量。点击菜单栏线性化管理器。点击菜单栏中线性化模型。
2023-12-10 19:34:44
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原创 LDO版图后仿性能下降
功率管的走线问题，布线太少，存在IR drop问题。功率管的面积比较大，需要横竖都多走线才能保证功率管对应的输出端线上的电压保持一致。前仿VDD工作范围是2-3.3V，后仿发现VDD需要到2.4V才能稳定输出。说明电源线布局有问题，加宽电源线后问题解决。LDO后仿输出电压下降，前仿输出1.8V，后仿却输出只有1.58V。LDO后仿压差过大，前仿压差100mV左右，后仿压差500mV。记录一下LDO，debug。
2023-12-02 11:02:57
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vmware horizon
2023-02-21
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