cadence virtuoso出现未定义subckt问题

参考：【新提醒】【已解决】关于LVS Compilation Error - Layout讨论区 - EETOP 创芯网论坛 (原名：电子顶级开发网) -

如何解决“LVS验证时Source端网表未定义SUBCKT”的问题 - 模拟版图 - EDA1024技术论坛 - Powered by Discuz!

版图LVS验证出现未定义问题_source netlist references but-CSDN博客

【新提醒】求助，LVS的时候Source netlist references but does not define 1 subckt: mom_2t_ckt - Layout讨论区 - EETOP 创芯网论坛 (原名：电子顶级开发网) -

跑LVS的时候出现类似下图的问题，是因为电容/电阻等在原来的文件中没有定义电容/电阻等。

解决方案：

1.首先找到你的subckt文件，一般在LVS文件夹里，可以搜索一下source_added等名称的文件。查看是否定义了该器件，如果没定义，把没有定义的器件定义一下，具体怎么定义仿照其他器件定义的格式。

2.点击layout界面的calibre-set up-netlist export然后找到include File 把你subckt路径复制进去 点击OK 然后去run lvs即可

3.可能会出现sperfluous or invalid  input object.subckt的问题，我猜测是在lvs的inputs-spice files中又加了一遍subckt文件，或者在lvs options中又include了一遍这个文件