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RSS订阅原创 PTUG 第六章 design中的约束（一）
当我们把timing_simultimes_clock_data_port_compatibility变量设置为true时，data和clock共用port将被禁用，set_input_delay只定义了时钟的到达时间。使用来自set_driving_cell命令的信息为端口计算的延迟利用了该库单元的实际延迟模型，无论该模型是非线性的还是线性的。优先级的话，如果在某个端口上使用set_drive命令，然后在同一端口上使用set_driving_cell命令，则会删除set_drives命令中的信息。
2023-08-19 21:11:04
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原创 SDC文件详解
在定义了时钟后，要注意在时钟网络中设置时钟的不确定性。时钟不确定性为设计留出了一定的margin，用来cover时钟网络和时钟源本身的非理想性导致的变化。时钟延迟指定从时钟源引脚到达时序元件的时钟引脚的时钟信号的latency。上面的例子将生成一个时钟，该时钟是从名为CLK的原始时钟导出的。生成的时钟的频率将是原始时钟的3倍，时间周期将为原始时钟的三分之一（15ns –> 5ns）。以上描述了SDC中非常重要的常用的15个约束命令，实际上在一个复杂的design中还有很多重要的约束需要用到，这里不再提及。
2023-08-16 21:57:48
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空空如也
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