学习笔记：初识verilog

verilog简介：Verilog HDL 是一种硬件描述语言，以文本的形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式还可以表示数字逻辑系统所完成的逻辑功能。

 基础语法学习

 

 

parameter和parameter都可以进行参数的定义，如果使用参数是parameter，可以在顶层文件中通过实例化对模块参数进行修改，localparam只能在模块内部使用，不能进行实例化。