SiC MOSFET的短沟道效应

SiC MOSFET的短沟道效应

Si IGBT和SiC沟槽MOSFET之间有许多电气及物理方面的差异,Practical Aspects and Body Diode Robustness of a 1200V SiC Trench MOSFET 这篇文章主要分析了在SiC MOSFET中比较明显的短沟道效应、Vth滞回效应、短路特性以及体二极管的鲁棒性。直接翻译不免晦涩难懂,不如加入自己的理解,重新梳理一遍,希望能给大家带来更多有价值的信息。今天我们着重看下第一部分——短沟道效应。

Si IGBT/MOSFET与SiC MOSFET,尽管衬底材料不一样,但是形成栅极氧化层的材料却是一样的——都是SiO2。SiC-SiO2界面缺陷大于Si-SiO2界面,界面缺陷会降低反型层沟道迁移率,进而提高沟道电阻。对于SiC MOSFET,尽管人们花了很多精力来提高沟道迁移率,但其迁移率仍然远远低于硅的IGBT/MOSFET。

(更详细的解释请参考:SiC MOSFET真的有必要使用沟槽栅吗?)

因此,商用SiC MOSFET会设计成具有相对较短的反型层沟道,以尽量减少其沟道电阻。对于1200V的SiC MOSFET来说,沟道电阻对整个RDS,on的贡献最大,这与高压Si MOSFET完全不同。此外,对于沟槽MOSFET,由于SiC漂移区厚度较低,基极掺杂较高,因此沟道区附近的电场强度(特别是在开关期间)比Si MOSFET高。为了保护栅极氧化物,必须有一个屏蔽结构,这在所有现代SiC MOSFET概念中都可以找到。与硅器件相比,上述效应导致了更明显的漏极势垒降低效应(DIBL-或短沟道效应)。DIBL效应的原理大家可以在百度搜到,这里就不再赘述了。DIBL效应造成的明显的现象是——随着漏极-源极电压VDS的增加,栅-源极阈值电压VGS(th)会随之降低,见图1。

Fig.1:不同制造商1200V SiC MOSFET的VGS(th)曲线,Infineon-沟槽,M1-沟槽,M2-平面

DIBL效应和栅极电荷

由于上述的DIBL效应,与IGBT相比,SiC MOSFET的输出特性看起来有所不同。在相同VGS条件下,器件的饱和电流随VDS上升而上升。见图2。

图2:45mΩ、1200V SiC沟槽MOSFET在25°C时不同VGS下的输出特性曲线。该特性是在短路状态下,通过非常短的脉冲测量的,并在考虑到测量期间温度上升的情况。

硅IGBT通常使用更长的反型沟道,沟道电阻对静态损耗来说是次要的。阻断状态下的电场较小,因此,DIBL效应较低,饱和电流不会随DS电压上升而变化太大。下图(左)是IGBT的输出特性曲线,可以看到,线性区和饱和区之间的分界点很清楚,曲线进入饱和状态之后的部分非常平坦,而SiC MOSFET的分界点则没那么明显,即使进入饱和状态,电流曲线仍有一定斜率的上升。

典型的IGBT输出特性曲线(左)与SiC MOSFET输出特性曲线(右)

由于SiC-MOS器件的VGS(th)随着漏极电压的增加而减少,饱和电流ID,sat上升得更明显,原因可参见以下公式,可以看到,饱和电流与过驱动电压(VGS-VGSth)的平方成正比。

其中k为一个常数

W-沟道宽度,µn-电子迁移率,Cox–栅氧化层电容,L–沟道长度

对系统进行短路保护设计必须考虑DIBL的影响。例如,我们需要知道直流母线电压下的退饱和电流水平。在器件设计中,可以通过更有效的p-屏蔽结构和更长的沟道来减少DIBL效应。然而,这两个参数也可能导致更高的RDS,on。

DIBL的第二个效应可以通过图3中的栅极电荷曲线来观察。VDS变化期间的VGS是一个斜坡,而IGBT的典型栅极电荷曲线,这时是一个恒定的VGS值。

栅极电荷曲线对比:IGBT与SiC MOSFET

因此,在计算重要参数QGD时,使用斜坡时间段是不正确的。更合适的方法是将VDS波形与QG特性叠加在同一张图上,并如图3所示设置取值范围(取10%VDS~97%VDS)。

图3:英飞凌45mΩ/1200V芯片的栅极电荷特性(蓝色),在800V、20A、25°C、VGS-5V→15V的情况下,开通时测量,利用VDS(红色)波形提取QGD

这其实是在对测得的小信号电容CGD进行积分。

上述方法可得45mΩ器件QGD为13nC。从图3中还可以提取使VGS达到阈值水平所需的电荷(QGS,th,约18nC),可以发现QGD/QGS,th之比小于1。这有助于抑制寄生导通,即在VDS快速变化的情况下,通过CGD给栅极充电的电荷量,小于使栅极电压VGS抬升至阈值VGSth的电荷量。买电子元器件现货上唯样商城

总结一下,商业化的SiC MOSFET普遍采用短沟道设计,用来降低导通电阻,这使得DIBL(漏致势垒降低效应)比较明显。SiC MOSFET中的DIBL效应首先表现在饱和电流随VDS上升而上升,其次表现在栅极电荷曲线中的米勒平台段呈斜线。从图中计算得出SiC的QGD需要将VDS与栅极电荷曲线叠加在一起,通过限定边界条件的方式得出。

来源:英飞凌,赵佳

<think>嗯,用户现在问的是关于SiC MOSFET的闩锁效应风险。首先,我需要回顾一下之前用户的问题我的回答。上一次他们问了关于平面型SiC MOSFET去掉P+区域的影响,其中我提到了闩锁效应风险会增加。现在他们可能想更深入了解闩锁效应本身,所以需要详细解释这个概念,以及它为什么在SiC MOSFET中是一个问题。 首先,我需要确认闩锁效应的定义。闩锁效应常是指在MOSFET结构中,寄生的双晶体管被意外触发,流流动,无法自行关断,可能损坏器件。在传统的硅基MOSFET中,这个问题比较常见,但SiC MOSFET由于材料特性不同,可能情况有所不同。不过,用户的问题明确指向SiC MOSFET,所以需要具体分析。 接下来,我需要解释为什么SiC MOSFET会有闩锁效应风险。可能的原因包括结构设计、寄生参数、工作条件等。比如,当去掉P+区域后,体区的接触阻增加,可能使得寄生双晶体管更容易,从而引发闩锁。这可能涉及到器件的结构,比如N+区、Pwell、N-漂移区形成的寄生NPN晶体管,以及如何被触发。 然后,需要讨论触发条件,比如高流密度、高温、快速开关等。这些因素可能致寄生晶体管,从而引发闩锁。同时,闩锁效应带来的风险包括器件失效、系统可靠性下降,甚至可能引发短路或过热。 用户可能还想知道如何抑制闩锁效应,比如结构优化、工艺改进、驱动路设计等。这部分需要结合之前的回答中的改进方案,比如优化Pwell掺杂、改进接触等,但这里需要更详细地展开。 另外,用户可能对SiC MOSFET传统硅基MOSFET在闩锁效应上的差异感兴趣。由于SiC材料的高击穿场强高热率,可能影响寄生参数热稳定性,进而影响闩锁效应的发生概率严重程度。 需要确保回答结构清晰,分点说明机理、触发条件、风险影响抑制方法。同时,使用用户之前提到的LaTeX格式,比如掺杂浓度公式、流表达式等,但要保持简洁,避免过于复杂。 可能还需要考虑用户的应用场景,比如他们是否在设计功率子系统,需要了解器件可靠性,或者是在进行故障分析。因此,解释闩锁效应的重要性以及如何预防,对于他们的实际应用可能非常关键。 最后,确保回答符合系统级指令的要求,正确使用行内公式的$符号,独立公式用$$,结构清晰,中文回答。检查是否有遗的关键点,比如是否提到了体二管的影响,或者高温下的流如何加剧闩锁效应等。 总结一下,回答需要涵盖: 1. 闩锁效应的定义机理 2. SiC MOSFET中的寄生结构 3. 触发条件 4. 风险影响 5. 抑制方法 6. 与传统硅器件的比较 确保每个部分都有足够的细节,但不过于技术化,保持易懂。可能需要使用例子或类比来帮助理解,比如将闩锁效应比作路中的意外短路,致不可控流。</think>--- ### SiC MOSFET闩锁效应(Latch-up)风险解析 **闩锁效应**是MOSFET中因寄生双晶体管而引发的不可控流现象,可能致器件永久失效。在SiC MOSFET中,其风险主要于器件结构与材料特性,具体分析如下: --- #### 1. **闩锁效应的机理** SiC MOSFET的寄生双晶体管由以下区域构成: - **寄生NPN结构**: - **发射**:N+区 - **基**:Pwell(体区) - **集**:N-漂移区 当基-发射压 $V_{BE}$ 超过阈值时,寄生NPN形成正反馈回路,引发闩锁。 - **触发条件**: - 体区阻 $R_{Pwell}$ 压降 > 寄生NPN的压(约0.7V)。 - 高流密度或快速开关($dI/dt$)致瞬态压尖峰。 --- #### 2. **SiC MOSFET的闩锁风险特点** - **高温敏感性**: SiC器件常工作于高温(>150°C),高温下Pwell阻 $R_{Pwell}$ 降低,更易满足 $V_{BE} > 0.7V$,触发风险升高。 (公式:$R_{Pwell} \propto \frac{1}{\mu_p N_A}$,其中 $\mu_p$ 为空穴迁移率,$N_A$ 为Pwell掺杂浓度) - **高流密度**: SiC MOSFET的高功率密度可能致局部流集中,加速寄生双。 - **动态雪崩效应**: 关断时压快速变化可能引发动态雪崩,产生额外载流子,加剧闩锁。 --- #### 3. **闩锁效应的风险影响** - **器件失效**: 闩锁流(可达额定流的10倍以上)致局部过热,烧毁金属化层或栅氧。 - **系统可靠性下降**: 闩锁可能引发短路,损坏驱动路或负载。 - **高温稳定性恶化**: 流 $I_{DSS}$ 随温度升高呈指数增长($I_{DSS} \propto e^{-E_g/(kT)}$),进一步放风险。 --- #### 4. **抑制闩锁效应的关键措施** - **结构优化**: - **增加P+接触区**:降低体区阻 $R_{Pwell}$,减少压降(如用户前一个问题所述)。 - **缩短-Pwell间距**:减小流路径的横向阻。 - **工艺改进**: - **提高Pwell掺杂浓度 $N_A$**:直接降低 $R_{Pwell}$(但需平衡阈值压 $V_{th}$)。 - **优化元胞布局**:采用条形或六边形元胞分散流密度。 - **路设计补偿**: - **限制 $dI/dt$**:过栅阻 $R_g$ 控制开关速度。 - **温度监控**:实时检测结温 $T_j$,触发过温保护。 --- #### 5. **SiC与Si器件的闩锁风险对比** | 特性 | Si MOSFET | SiC MOSFET | |---------------------|-------------------------|-------------------------| | **材料禁带宽度 $E_g$** | 1.1 eV | 3.3 eV | | **高温流** | 较高($I_{DSS}$易失控) | 较低(但高温下仍显著) | | **热率** | 150 W/(m·K) | 490 W/(m·K) | | **闩锁风险主因** | 低 $E_g$ | 高功率密度动态应力 | --- #### 结论 SiC MOSFET的闩锁风险需过“设计-工艺-路”协同优化来抑制。对于高可靠性应用(如动汽车逆变器、航天),建议: 1. 保留P+接触区并优化掺杂分布; 2. 采用动态雪崩鲁棒性设计; 3. 结合实时温度/流监控算法。 过TCAD仿真双脉冲测试(DPT)可提前验证闩锁抑制效果。
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