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sweet808
这个作者很懒,什么都没留下…
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2021-06-26
1.实验目的:锁存器Latch_Rbar_CA2.实验内容:为锁存器Latch_Rbar_CA使用一个嵌套的的条件操作符来为D锁存器添加低有效复位功能3.实验工具:modulsim4.实验代码:module Latch_Rbar_CA(output q_out,input data_in,enable,rst_b);assign q_out=!(rst_b==1’b0)?0:enable?data_in:q_out;endmod原创 2021-06-26 10:14:38 · 69 阅读 · 0 评论 -
2021-06-26
1.实验目的:(1)掌握有限状态机的写法(2)理解三段式与两段式的写法与区别2.实验内容:完成一个序列信号检测器。3.实验代码:module s7(x,z,clk,reset);input x,clk,reset;output z;reg z;reg[2:0] state,nstate;parameter s0='d0,s1='d1,s2='d2,s3='d3,s4='d4,s5='d5;always @(posedge clk or posedge reset)beginif(原创 2021-06-26 10:02:50 · 148 阅读 · 0 评论 -
2021-06-26
1.实验目的:在verilog语句中实现带有进位与溢出信号的n位加法器2.实验内容:在modulsim中实现带有进位与溢出信号的n为加法器的信号输出3.实验工具:modulsim4.实验代码:module addern(carryin,X,Y,S,carryout,overflow);parameter n=32;input carryin;input [n-1:0]X,Y;output reg [n-1:0]S;output reg carryout,overflow;alway原创 2021-06-26 09:31:49 · 92 阅读 · 0 评论 -
2021-06-11
1.实验目的:独热码器状态机、RS锁存器延迟模型和移位除法器模型的测试2.实验内容:参照哔哩哔哩中的教程代码,进行独热码器状态机、RS锁存器延迟模型和移位除法器模型的测试3.实验原理:根据书上的代码和老师的教学步骤进行仿真4.实验代码:module ex8_1(clock,reset,x,y1,y2);input clock,reset;input x;output y1,y2;reg y1,y2;reg[3:0] cstate,nstate;parameter s0=4’b000原创 2021-06-11 14:45:02 · 133 阅读 · 1 评论 -
2021-06-04
1.实验目的:组合逻辑的测试模块和时序逻辑的测试模块2.实验内容:参照哔哩哔哩中的教程代码,进行组合逻辑的测试模块和时序逻辑的测试模块3.实验原理:根据书上的代码和老师的教学步骤进行仿真4.实验代码:module decoder3x8(din,en,dout,ex);input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;always @(din or en)if(en)begin原创 2021-06-04 13:06:19 · 109 阅读 · 0 评论 -
2021-05-28
1.实验目的:Modelsim工程仿真和主从D触发器的门级建模2.实验内容:根据实验代码进行Modelsim工程仿真和主从D触发器的门级建模3.实验代码:Modelsim工程仿真:module fulladd(sum,c_out,a,b,c_in) ;output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b) ;and (c1,a,b) ;xor (sum,s1,c_in) ;and (c2,s1,c_in) ;or(c_o原创 2021-05-28 14:07:54 · 104 阅读 · 0 评论 -
2021-05-22
1.实验目的:一个全加法器的行为级描述和Verilog编码2.实验内容:参照书上的代码p86页 图3.30和图3.31和图3.32进行一个全加法器的行为级描述和Verilog编码3.实验原理:利用modlsim软件和Quartus II软件进行一个全加法器的行为级描述和Verilog编码4.实验工具:modlsim软件和Quartus II软件5.实验截图:6.实验视频:请下载哔哩哔哩动画打开此网址:https://b23.tv/uPW3jV...原创 2021-05-22 15:14:09 · 71 阅读 · 0 评论 -
2021-05-22
1.实验目的:带进位与溢出符的n位加法器和n位加法器的简化实现2.实验内容:参照书上的代码p85页 图3.28和图3.29进行带进位与溢出符的n位加法器和n位加法器的简化实现3.实验原理:利用modlsim软件和Quartus II软件进行带进位与溢出符的n位加法器和n位加法器的简化实现4.实验工具:modlsim软件和Quartus II软件5.实验截图:6.实验视频:请下载哔哩哔哩动画打开此网址:https://b23.tv/voO4uw https://b23.tv/1原创 2021-05-22 13:30:52 · 82 阅读 · 0 评论 -
2021-05-21
1.实验目的:Modlsim基本仿真流程2.实验内容:参照哔哩哔哩中的教程代码,进行Modlsim基本仿真流程3.实验原理:根据书上的代码和老师的教学步骤进行译码器的门级建模4.实验工具:modlsim软件和Quartus II软件5.实验截图:6.实验视频:请下载哔哩哔哩动画打开此网址:https://b23.tv/1DKGZ2...原创 2021-05-21 15:45:56 · 71 阅读 · 0 评论 -
2021-05-21
1.实验目的:译码器的门级建模2.实验内容:参照哔哩哔哩中的教程代码,进行译码器的门级建模3.实验原理:根据书上的代码和老师的教学步骤进行译码器的门级建模4.实验工具:modlsim软件和Quartus II软件5.实验截图:6.实验视频:请下载哔哩哔哩动画打开此网址:https://b23.tv/pDJXu1...原创 2021-05-21 15:25:25 · 63 阅读 · 0 评论 -
2021-05-07
1.实验目的:Modelsim的仿真2.实验内容:参照哔哩哔哩中的教程代码,进行Modelsim3.实验原理:根据书上的代码和老师的教学步骤进行仿真4.实验工具:modlsim软件5.实验截图:6.实验视频:请下载哔哩哔哩动画打开此网址:https://b23.tv/y1p8LB...原创 2021-05-07 20:22:48 · 81 阅读 · 0 评论 -
2021-05-07
1.实验目的:进行4位加法器的门级建模2.实验内容:参照哔哩哔哩中的教程代码,进行4位加法器的门级建模3.实验原理:4位加法器是以1位全加法器作为基本硬件,由4个1位全加法器串行构成。4.实验工具:Quartur ii软件和modlsim软件5.实验截图:6.实验视频:请下载哔哩哔哩动画打开此网址:https://b23.tv/akTyRl...原创 2021-05-07 18:16:03 · 52 阅读 · 0 评论 -
2021-04-17
1.实验目的:下载Quartur ii软件和modlsim并进行联合仿真。2.实验内容:参照哔哩哔哩中教程的代码,然后用quartus ii和modulus进行联合仿真3.实验原理:按照视频上的内容,书写和运行代码,完成联合仿真操作。YP4实验工具:pc机和Quartur ii软件和modlsim软件。5.实验截图:6.实验视频:请下载哔哩哔哩动画打开此网址:https://b23.tv/9uoseu8.软件下载网站quartus ii链接 :https://pan.baidu原创 2021-04-17 23:14:46 · 193 阅读 · 0 评论 -
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1.实验目的:下载Quartur ii软件并进行图片仿真和代码仿真。2.实验内容:参照书上内容完成代码仿真。3.实验原理:具体原理参照书上内容。4.实验工具:pc机和Quartur ii软件5.实验截图:在这里插入图片描述学习6.实验视频:请下载哔哩哔哩动画打开此网址:https://www.bilibili.com/video/BV1wf4y1x7cL/7.实验代码:module examplel (x1,x2,s,f);input x1,x2,s;output原创 2021-03-15 00:22:51 · 117 阅读 · 0 评论