2021-06-26

1.实验目的：
在verilog语句中实现带有进位与溢出信号的n位加法器
2.实验内容：
在modulsim中实现带有进位与溢出信号的n为加法器的信号输出
3.实验工具：
modulsim
4.实验代码：
module addern(carryin,X,Y,S,carryout,overflow);
parameter n=32;
input carryin;
input [n-1:0]X,Y;
output reg [n-1:0]S;
output reg carryout,overflow;

always @(X,Y,carryin)
begin
S=X+Y+carryin;
carryout=(X[n-1]&Y[n-1])|(X[n-1]&_{S[n-1])|(Y[n-1]&}S[n-1]);
overflow=(X[n-1]&Y[n-1]&_S[n-1])|(X[n-1]&~Y[n-1]&S[n-1]);
end

endmodule
5.实验截图：

6.实验视频：
请下载哔哩哔哩动画打开此网址：【带有进位与溢出信号的n位加法器-哔哩哔哩】https://b23.tv/mtwF3f