1.实验目的:
对Verilog Modelsim仿真
2.实验内容:
通过实例来完整的实现VHDL设计的仿真过程。
3.实验原理:按照书中和视频上的内容,书写和运行代码,完成仿真操作。
4实验工具:modlsim软件。
5.实验截图:
6.实验视频:
请打开此网址:
https://www.toutiao.com/i6959418294134653478/?tt_from=mobile_qq&utm_campaign=client_share×tamp=1620367283&app=news_article&utm_source=mobile_qq&utm_medium=toutiao_android&use_new_style=1&req_id=202105071401220101512030350C084219&share_token=c3512a6d-ecf4-483d-9bfd-18c08df14bbb&group_id=6959418294134653478
7.实验代码:
module fulladd(sum,c_out,a,b,c_in);
output sum,c_out;
input a,b,c_in;
wire s1,c1,c2;
xor (s1,a,b);
and (c1,a,b);
xor (sum,s1,c_in);
and (c2,s1,c_in);
or (c_out,c2,c1);
endmodule
module test;
wire sum,c_out;
reg a,b,c_in;
fulladd fadd(sum,c_out,a,b,c_in);
/*
initial
begin
#15 force fadd.sum=a&b&c_in;
#20 release fadd.sum;
#10 $stop;
end
*/
initial
begin
a=0;b=0;c_in=0;
#10 a=0;b=0;c_in=1;
#10 a=0;b=1;c_in=0;
#10 a=0;b=1;c_in=1;
#10 a=1;b=0;c_in=0;
#10 a=1;b=0;c_in=1;
#10 a=1;b=1;c_in=0;
#10 a=1;b=1;c_in=1;
#10 $stop;
end
endmodule