数电期末实验

一、实验题目：教材书P158 图5.50
1.实验目的：
4位移位寄存器的另一种代码。
2.实验内容：
4位移位寄存器的另一种代码。
3.实验代码：
module shift4(R,L,w,Clock,Q);
input [3:0]R;
input L,w,Clock;
output reg [3:0]Q;

always @(posedge Clock)
if(L)
Q<=R;
else
begin
Q[0]<=Q[1];
Q[1]<=Q[2];
Q[2]<=Q[3];
Q[3]<=w;
end
endmodule
4.实验原理：
利用modlsim软件和Quartus II软件进行Modelsim工程仿真，完成4位移位寄存器。
5.实验工具：
modlsim软件和Quartus II软件
6.实验截图：
在这里输入实验代码
这里等待运行结束，看有无警告，可看到图中有8个错误，无警告，错误是不影响仿真实验的，所以我们可以直接进行联合仿真这里进行联合仿真，打开了ModelSim进行实验
这是最后的实验结果波形图

7.实验视频：

请下载哔哩哔哩动画打开此网址：https://b23.tv/PSLAlD

二、实验题目：Verilog HDL (第二版）数字系统设计及仿真 十一章 实验4
1.实验目的：
（1）掌握任务的设计和调用方法。
（2）掌握函数的设计和调用方法。
（3）进一步熟悉和掌握行为级语法。

2.实验内容：
完成一个算术逻辑单元的函数建模和任务建模

3.实验代码：
module s4;
reg [3:0] a,b;
reg [2:0] select;
reg [3:0] result_f, result_t;
integer seed1,seed2;

initial
begin
select=0;
seed1=40;
seed2=9;
end

always
begin
a={$ random (seed1)/16};
b={$ random (seed2)/16};
#20 select=select+1;
end
endmodule
4.实验原理：
利用modlsim软件进行工程仿真
5.实验工具：
modlsim软件
6.实验截图：
首先新建一个项目
在这里输入代码开始进行仿真仿真结果

7.实验视频：

请下载哔哩哔哩动画打开此网址：https://b23.tv/yBp4aF

三、实验题目：Verilog HDL 高级数字设计（第二版） p80 例4.8
1.实验目的：
验证零延时和单位延时的区别
2.实验内容：
验证零延时和单位延时的区别
3.实验代码：
module Add_full_unit_delay (output c_out, sum, input a, b, c_in);
wire w1, w2, w3;
Add_half_unit_delay M1 (w2, w1, a, b);
Add_half_unit_delay M2 (w3, sum, w1, c_in);
or #1 M3 (c_out, w2, w3);
endmodule
module Add_half_unit_delay (output c_out, sum, input a, b);
xor #1 M1 (sum, a, b);
and #1 M2 (c_out, a, b);
endmodule
4.实验原理：
利用modlsim软件和Quartus II软件进行Modelsim工程仿真
5.实验工具：
modlsim软件
6.实验截图：
输入代码运行检查是否有警告实验仿真结果波形图

7.实验视频：

请下载哔哩哔哩动画打开此网址：https://b23.tv/PVhTYD