【总评】试卷难度不高，但是对细节考查较多。真题不便上传，可自行前往校园论坛搜索。
一、填空题
1-2 常规运算
3.无符号数、有符号数的补码都一样，只需区分是1's还是2's complement即可。
4.seven segment decoder（启示：考前遍历课件，查缺补漏）
5 常规
6 slower(门延迟更高)
7 set-up time
8-9 常规题
10 register wire
二、选择题
1.受控非门常用异或门进行实现，这一用法在触发器的输入端较为常见。把触发器自己的输出通过异或门连到触发器输入端，可以实现特定条件下的取反功能。
2.Universal gate的定义（摘自Electrical 4 U）：A universal gate is a logic gate which can implement any Boolean function without the need to use any other type of logic gate. The NOR gate and NAND gate are universal gates. This means that you can create any logical Boolean expression using only NOR gates or only NAND gates.
3.GN表示非门的门输入成本也要考虑。
4.回顾对偶函数：常量0和1互相转换，与、或互相转换，但是变量不取反（这一点课件上已注明）
5.FPGA使用查找表（LUT）
6.Clock transition:0->1(PGT)，并需要J = 1.
7.这里计数器的“输出”应该是指CO(Carry out)进位输出，每计数8次输出一次，所以是10kHz.
8.常规题
9.流程：先把地址输入到地址线上->再激活读写信号->读写数据
（回顾课件read/write timing部分，在读写操作涉及的数个时钟周期内，都是一开始就有address valid了，也就是地址输入到地址线上是第一步）
10.要考虑从时钟上升沿开始，到下一个时钟上升沿，在时序电路之间的最长传输路径，即触发器->时钟上升沿->3个与门->一个或门->触发器。第六章作业题有类似题目。
需要计算的时间是：时钟上升沿->经过tpd出寄存器->经过3个与门的传输延迟->经过1个或门的传输延迟->到目标寄存器的建立时间(set-up time)
注：①建立时间结束之后，正好是下一个时钟上升沿，后面不用计算保持时间(hold time)。
②一开始直接从Tpd算起，也不用算保持时间。原因：
从正边沿触发开始：
Tpd表示，数据从正边沿触发开始，经过这样一段时间，刚好能出触发器。
而Th表示的是输入数据操作在正边沿触发以后还要停留多久。
二者针对的是不同的对象，故无需重复计算。
三、Verilog与卡诺图
1.注意层次关系、先后顺序。and,or,not函数括号内的第一个接口是输出端，那么画图的顺序应该是：最先画输入端全部是外部输入的逻辑门，之后以此类推。
2.运用吸收律即易化简。
3.卡诺图、积之和优化都是常规操作，注意essential prime implicants，不仅相邻元素的个数取“极大值”（注：不是最大值），还要有至少1个最小项只被这一个蕴含项包含，才能形成essential prime implicants.
四、电路分析
1.注意canonical sum of product的概念，应该是最小项之和。（注意区分canonical 和 standard）
canonical sum of product:写最小项之和，有时会比较麻烦。
canonical product of sum: 最大项之积（比如三变量输入，8个最大项之一是A+B+C，任意两个不同的最大项之和都是1，课件上有）
2.①Load信号，根据寄存器何时需要加载数据，照搬相应的控制信号即可。
②IOCTRL信号：0表示从总线读数据，1表示向总线写数据。需要从寄存器中取数据的时候，写信号被激活，其他时间全都是读信号被激活。
本电路中，读信号被激活，跟从总线上加载数据到寄存器中，是两回事。
如果Load = 1且读信号被激活，这才是加载数据的充要条件；如果是Load = 0,读信号被激活，意思就是说，数据从总线向寄存器输送，但是被“挡在”寄存器之外，这时寄存器中的数据出不去，总线的数据也进不来。
因此只有需要从寄存器中拿出数据的时候，该寄存器的读/写信号才是1，其他情况全是0，不会有任何问题。
五、电路设计
1.常规题目
2.常规题目，不要忽略input equation的细节。
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