【数字逻辑设计】2021-2022回忆卷 考点考法分析

【总评】残缺回忆卷，命题特点似乎与2018-2019真题有不少相似之处。没有进行模拟训练，根据回忆卷内容对考点、考法进行分析与总结。回忆卷可从校园论坛下载。

一、填空题

1-3 常规题目

4.环形计数器，为作业原题，即移位寄存器的最高位输出连接到最低位输入的情形。

5.书上原题，注意事项：DRAM采用行列译码/重合译码(coincidence decoding)，也就是同一组地址线上可以先后输入行地址和列地址。首先输入行地址，行地址译码器被使能，进行行译码；然后再输入列地址，列地址译码器被使能，进行列译码。

因此行地址有15位，列地址有14位，总地址有29位，即有2^29个地址。

6.理解Verilog,预计不难。

7.注意布尔函数取补、取对偶式的区别。对偶操作中，常量0和1互换，与、或逻辑互换，但是变量不用取反。

二、选择题

1.教材原题。

①时钟最大频率，只需考虑触发器与触发器之间最长的传输路径即可。

②时钟上升沿->Tpd->2个异或门->外部输出，形成最大延迟。

2-3 常规题

4.可能是易错题。“D3输出的时钟频率”，在连续8个时钟周期内，D3输出为1，之后连续8个时钟周期内，D3输出为0，如此循环往复。因此D3的一个“周期”应该对应与16个时钟周期，而不是8个或其他。所以它的“输出频率”应该为10KHZ.

类似地，可以思考，D0每个时钟周期取反依次，输出频率应该是80KHZ.

5.考点是universal gate,最常见的有NAND和NOR。

6.考点是universal gate.

三、简答题

1-2 看上去是常规题

3 奇校验发生器，教材原题4-19.

设计思路：

①从基本概念触发，奇校验位是在正常数据序列之外单独的一个位。如果正常传输序列中，1的个数是奇数，那么奇校验位就是0；如果正常传输序列中，1的个数是偶数，那么奇校验位就是1.目的是：保证奇校验位+正常传输序列中，1的总数是奇数，从而一定程度上确保数据传输的正确性。

②Y是结束信号，注意到“电路要被初始化以便接收下一个序列”的表述，也就是说，Y = 1时，无论现态、X是什么值，次态必然是0（状态0表示序列中1的个数为偶数，初始化后1的个数为0）。

③据此列出状态表、状态图并化简，进行电路设计即可。