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Verilog语言
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vivado工程创建及工程测试testbench教程
vivado工程创建及工程测试testbench教程原创 2023-03-04 08:00:00 · 5995 阅读 · 0 评论 -
Verilog基本代码结构及常用语句always、begin...end解读
Verilog基本代码结构及常用语句always、begin...end解读 线性反馈以为寄存器(LFSR)原创 2023-03-02 19:45:36 · 9665 阅读 · 2 评论 -
Verilog语言入门学习(二)
缩减运算符为单目运算符,也有与、或、非,其规则类似于位运算符,但运算过程不同。缩减运算为递推运算,先将操作数第1位与第2位进行与、或、非,再将结果与第3位与、或、非,…若关系为假,返回0;块内声明语句可为参数、reg型、integer型、real型、time型和事件说明语句。(4)按延迟时间排序在最后的语句执行完后或一个disable语句执行时,跳出该程序块。有左移(a>>n)和右移(a原创 2023-02-06 19:19:08 · 446 阅读 · 1 评论 -
Verilog语言入门学习(一)
Verilog入门 1. module()… endmodule代码写在这个模块中间 2. input output input关键词,模块的输入信号;output关键词,模块的输出信号 3. wire,reg等类型变量的声明 4.用assign声明语句 always块 5.进制数字格式 6. 变量类型 7. 基本的算术运算符原创 2023-02-05 22:19:27 · 754 阅读 · 2 评论