HLS入门

一、HLS简介

Vivado HLS是 Xilinx公司2010年收购AutoESL以后重新打造的高层次综合工具，它可以让用户通过添加适当的directives(制导语句)和constrains(约束),将其C/C++/System C代码直接转换成FPGA RTL( Verilog ,VHDL, System C)代码。让用户可以在算法开发环境而非通常的硬件开发环境中只需专注于算法规格和算法的C实现，Vivado HLS 工具会自动考虑 FPGA微观实现架构，并可生成可综合的 FPGA RTL代码
在RTL里，设计师不需要考虑怎么构造一个寄存器或怎样安置这些寄存器，而只需要考虑这些寄存器在设计中起到怎样的作用。EDA 工具可以先把RTL转化成数电模型，再由模型转换成一个设备上的具体电路实施方案。所谓"方案"其实就是编译出的文件，这些文件可以用于规定某个自定义设备，也可以用于编程一些现有的设备，比如FPGA
HLS则是在这基础上更高层的一种方法，设计师们在 HLS下需要更多的考虑大的架构而非某个单独部件或逐周期运行。设计师在HLS下需要注重的是系统的运行模式，HLS 工具会负责产生具体的RTL微结构。最早大多数HLS工具是基于Verilog的，用户需要使用Verilog语言进行描述，工具也通过Verilog产生RTL。现如今很多HLS工具开始使用C/C++作为设计师端的语言。当然，选择HLS工具最重要的还是看它能否综合我们需要的程序，而不是它使用什么语言
现在HLS已经不止限与Vivado，Altera Quartus也已经推出了HLS功能
Xilinx的最新版HLS设计工具已经从Vivado HLS改为了Vitis HLS
Vitis HLS (High Level Synthesis）是一种高层次综合工具，支持将C、C++和OpenCL函数硬连线到器件逻辑互连结构和RAM/DSP 块上。(即可以用这些方式来设计IP)
Vitis HLS 可在Vitis应用加速开发流程中实现硬件内核，并使用C/C++语言代码在VivadoR Design Suite中为赛灵思器件设计开发RTL IP，使用这种方式有很多现成的库，开发效率比RTL更高。

二、HLS有哪些关键技术问题？目前存在什么技术局限性？

关键技术
1.输入语言采用了类 C语言而非前两代的 HDL 语言，如 C、C++、SystemC 以及 SpecC、HandelC 等，这能够使得系统模型得到复用，进行进一步的软硬件实现。

2.实现了对时序（timing）比较精确的评估和调度。

3.实现了对验证环境的重复使用，通过 TLM 建模技术可以将系统验证环境复用于 RTL 级验证，降低了验证的复杂度。

局限性
1.没有早期的性能估计以及任何违反设计和平台限制的行为
2.没有利用所有可能的数据通信方式
3.没有功能概述，也没有对用户代码进行优化转换
4.支持代码报告得太晚了
5.在某些情况下，工具的高效实施是不可能的，例如当必须将太多的加速器映射到硬件部分时。 HLS工具无法预先检测到这种情况，也无法在用户坚持的情况下尽量减轻其影响。

三. 在win10（或者Ubuntu系统下）安装 Intel 或者 Xilinx 的支持HLS的FPGA编程开发软件（Quartus18或者Vivado18），设置好环境，完成一个入门级的HLS程序，并进行仿真或者实际开发板运行。

1.安装Vivado

参考博客：https://blog.csdn.net/weixin_50502862/article/details/126856879

2.Vivado HLS-LED闪烁仿真

1.1工程创建

打开Vivado HLS，点击Create New Project

输入相关工程信息

选择器件

1.2添加文件

点击Source，右键后，选择New File,创建文件
led.h

#ifndef _SHIFT_LED_H_
#define _SHIFT_LED_H_

#include "ap_int.h"
#define CNT_MAX 100000000
//#define CNT_MAX 100,100M时钟频率下计数一秒钟所需要的计数次数
#define FLASH_FLAG CNT_MAX-2
// typedef int led_t;
// typedef int cnt_t;
typedef ap_int<1> led_t;
typedef ap_int<32> cnt_t;
void flash_led(led_t *led_o , led_t led_i);

#endif

led.c

#include "led.h"

void flash_led(led_t *led_o , led_t led_i){
#pragma HLS INTERFACE ap_vld port=led_i
#pragma HLS INTERFACE ap_ovld port=led_o
	cnt_t i;
	for(i=0;i<CNT_MAX;i++){
		if(i==FLASH_FLAG){
			*led_o = ~led_i;
		}
	}
}

右键Test Bench，选择New File
test_led.c

#include "led.h"
#include <stdio.h>

int main(){

	led_t led_i=0x01;
	led_t led_o;
	const int SHIFT_TIME = 4;
	int i;
	for(i=0;i<SHIFT_TIME;i++){
		flash_led(&led_o , led_i);
		led_i = led_o;
		printf("shift_out is %d \n",(int)(led_o&0x01));
	}
}

1.3 C仿真与C综合

点击project->project settings->synthesis->browser->选择顶层函数

点击project->Run C Simulation

点击Solution->Run C Synthesis->Active Solution

1.4创建Vivado工程

打开Vivado，选择Greate Project

点击Next，进行项目信息填写

勾选RTL Project，Source和约束文件添加，暂时不管，直接Next，之后选择器件

点击Finish

1.5导入HLS生成的IP核

生成IP核
选择Solution->Export RTL

导入
点击setting

选择IP->Repository,并且点击加号，选择solution，将会自动识别到IP，识别到后，点击Apply->OK，检验是否导入成功

生成IP，选中后双击

1.6添加实验代码

选择Add Sources

文件名称填写，写代码

`timescale 1ns / 1ps
module flash_led(
input wire clk ,
input wire rst_n ,
output wire led_o
);
 
wire rst ;//同步复位
wire ap_ready ;//当前可以接收下一次数据
reg ap_start ;//IP 开始工作
reg led_i_vld ;//输入数据有效
wire led_o_vld ;
reg led_i ;//输入的 led 信号
wire led_o_r ;
wire ap_done ;
wire ap_idle ;
reg [1:0] delay_cnt ;
assign rst = ~rst_n ;
assign led_o = led_o_r ;
 
//----------------delay_cnt------------------
always @(posedge clk) begin
if (rst==1'b1) begin
delay_cnt <= 'd0;
end
else if(delay_cnt[1]==1'b0) begin
delay_cnt <= delay_cnt + 1'b1;
end
end
 
//----------------ap_start------------------
always @(posedge clk) begin
if (rst==1'b1) begin
ap_start <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
ap_start <= 1'b1;
end
end
 
//----------------led_i_vld------------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i_vld <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
led_i_vld <= 1'b1;
end
end
 
//----------------ap_i------------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i <= 1'b0;
end
else if(led_o_vld==1'b1)begin
led_i <= led_o_r ;
end
end
 
 
flash_led_0 inst_flash_led (
.led_o_V_ap_vld(led_o_vld), // output wire led_o_V_ap_vld
.led_i_V_ap_vld(led_i_vld), // input wire led_i_V_ap_vld
.ap_clk(clk), // input wire ap_clk
.ap_rst(rst), // input wire ap_rst
.ap_start(ap_start), // input wire ap_start
.ap_done(ap_done), // output wire ap_done
.ap_idle(ap_idle), // output wire ap_idle
.ap_ready(ap_ready), // output wire ap_ready
.led_o_V(led_o_r), // output wire [0 : 0] led_o_V
.led_i_V(led_i) // input wire [0 : 0] led_i_V
); 
endmodule

约束文件编写，创建约束文件

代码

##############LED define################## 
set_property PACKAGE_PIN P15 [get_ports {led_o}] 
set_property IOSTANDARD LVCMOS33 [get_ports {led_o}]

##############Reset define################## 
set_property PACKAGE_PIN P16 [get_ports {rst_n}] 
set_property IOSTANDARD LVCMOS33 [get_ports {rst_n}]

##############50M CLK define################## 
create_clock -period 20.000 -name clk -waveform {0.000 10.000} [get_ports clk]
set_property PACKAGE_PIN N18 [get_ports {clk}] 
set_property IOSTANDARD LVCMOS33 [get_ports {clk}]