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RSS订阅原创 FPGA之for循环的简单使用
verilog本质上还是在描述电路，因此for循环不可乱用，并且for循环的使用范围很窄很窄。就我目前使用而言，低阶for循环（单独一个for，配合always块）仅仅在“高阶for循环（for循环配合generate,以及genvar）可以对重复使用的子模块循环例化,以提升效率。verilog中也有for循环，并且使用方法与C语言中较为类似，不过在使用过程中仍需注意几个点。①在verilog里，使用integer，而不是int;简单介绍下低阶for的使用，给大家避避雷。③for循环是可综合的。
2024-01-28 16:13:32
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原创 地心地固坐标系与大地坐标系下坐标的相互转换
在GPS定位计算中，地心地固直角坐标系和大地坐标系之间的坐标经常需要来回相互转换。从大地坐标系（(Φ)，(λ)，）到地心地固坐标系（）的变换公式如下：————（1.A）————（1.B）————（1.C）其中，是基准椭球体的卯酉圆曲率半径，为椭球偏心率，他们与基准椭球体的长半径和短半径存在如下关系：————（2）————（3）反过来，从地心地固直角坐标（）到大地坐标系（(Φ)，(λ)，）的变换公式为————（4.A）————（4.B）————（4.C）其中，和可分
2023-12-26 16:41:26
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原创 基于DDS原理的高精度任意分频器（使用Verilog）
在FPGA设计中，每个模块常常要用不同频率的时钟信号作为时钟输入端，但往往使用计数器设计的时钟精度不够，所产生的的误差在一次次的累加下会变得越来越大。使用锁相环IP核当然可以实现，但所需要的分频时钟多起来了，这时候的锁相环就不那么容易使用；并且针对某些时钟频率，锁相环也达不到那个要求。所以，分享一种原理方便，操作简单，并且精度还可以达到很高的一种分频方法。
2023-12-12 18:20:39
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原创 如何快速入坑FPGA
根据我自身学习FPGA以及成长路上的其他同学的经验，写一篇简短的博客，旨在帮助刚接触亦或是想要学习FPGA的同学绕过我们曾经遇到过的弯路。
2023-12-03 18:00:03
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原创 Windows下有效解决CLion输出中文乱码
最近在使用CLion IDE时，遇到了中文输出乱码的情况，在网上找了许许多多方法，无一例外，都失败了。无意间修改了一下电脑默认配置就成功了，在此把我的经验贴出来，并分享一下非常规的手段。
2023-10-27 22:47:32
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原创 基于广播星历的北斗定位解算原理（基于C语言和MATLAB实现）
本文先用C语言解算卫星位置，再用MATLAB绘出卫星三维坐标图。本篇博客所使用的资料和文件都是网络上公开发表且可以找到的资料文件。
2023-10-19 14:26:44
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空空如也
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