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FPGA
文章平均质量分 72
分享在FPGA学习过程中的一些心得体会
彼稷
本科在读,研究方向为FPGA和GNSS导航定位
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FPGA之for循环的简单使用
verilog本质上还是在描述电路,因此for循环不可乱用,并且for循环的使用范围很窄很窄。就我目前使用而言,低阶for循环(单独一个for,配合always块)仅仅在“高阶for循环(for循环配合generate,以及genvar)可以对重复使用的子模块循环例化,以提升效率。verilog中也有for循环,并且使用方法与C语言中较为类似,不过在使用过程中仍需注意几个点。①在verilog里,使用integer,而不是int;简单介绍下低阶for的使用,给大家避避雷。③for循环是可综合的。原创 2024-01-28 16:13:32 · 698 阅读 · 0 评论 -
如何快速入坑FPGA
根据我自身学习FPGA以及成长路上的其他同学的经验,写一篇简短的博客,旨在帮助刚接触亦或是想要学习FPGA的同学绕过我们曾经遇到过的弯路。原创 2023-12-03 18:00:03 · 1684 阅读 · 0 评论 -
基于DDS原理的高精度任意分频器(使用Verilog)
在FPGA设计中,每个模块常常要用不同频率的时钟信号作为时钟输入端,但往往使用计数器设计的时钟精度不够,所产生的的误差在一次次的累加下会变得越来越大。使用锁相环IP核当然可以实现,但所需要的分频时钟多起来了,这时候的锁相环就不那么容易使用;并且针对某些时钟频率,锁相环也达不到那个要求。所以,分享一种原理方便,操作简单,并且精度还可以达到很高的一种分频方法。原创 2023-12-12 18:20:39 · 812 阅读 · 0 评论 -
ROM ip核的使用(vivado)
本次实验以XILINX-vivado2021.2为软件平台,以DDS为载体,介绍一下ROM核的使用。原创 2023-11-16 21:29:41 · 1108 阅读 · 0 评论